KR950006839Y1

KR950006839Y1 - 하이브리드 멀티 플렉서

Info

Publication number: KR950006839Y1
Application number: KR92020289U
Authority: KR
Inventors: 안규철
Original assignee: 정장호; 금성정보통신 주식회사
Priority date: 1992-10-21
Filing date: 1992-10-21
Publication date: 1995-08-21
Also published as: KR940011306U

Abstract

내용 없음.

Description

하이브리드 멀티 플렉서

제1도는 종래의 멀티 플렉서의 블럭 구성도를 나타낸 것으로, a도는 다중화부 b도는 역다중화부이다.

제2도는 본 고안에 따른 하이브리드 멀티 플렉서의 블럭 구성을 나타낸 것으로서, a도는 다중화부 b도는 역 다중화부이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 코드 선택 스위치 2 : 디코더

3 : 다중 일래스틱(Elastic) 저장부 4 : 스터프(stuff) 요청 신호발생부

5 : 오버헤드 비트 발생기 6 : 데이타 멀티 플렉싱부

7 : 클럭 선택부 8 : 채널 선택부

11 : 프레임 동기 검출기 12 : 오버헤드 비트 검출기

13 : 역다중 일래스틱 저장부 14 : 엔코더

15 : 디스터프(Destuff)요청신호 발생부 16 : 클럭 선택부

17 : 코드 선택 스위치 21 : T1/E1 선택 스위치

22 : M12 오버 헤드 비트 발생기 23 : M1E2 오버헤드 비트 발생기

24 : M12 멀티 플렉싱 신호 처리부

25 : M1E2 멀티 플렉싱 신호 처리부 다중화기

26 : M12/M1E2 신호 선택부 31 : M12/M1E2 선택부

32 : M12 역다중화 신호 처리부 33 : M1E2 역다중화 신호 처리부

34 : M1E2 프레임 동기 검출기 35 : T1/E1 선택 스위치

36 : M12 프레임 동기 검출기

본 고안은 하이브리드 멀티플렉서에 관한것으로서, 특히 1.544 Mb/S의 NAS DS1신호를 6.312 Mb/S의 DS2신호로 다중화 하거나 또는 2.048 Mb/S의 CEPT DS1신호를 6.312 Mb/S로 다중화 하는 기능을 하나의 게이트 어레이 내에서 구현할 수 있도록 한 하이브리드 M12 멀티플렉서에 관한 것이다.

종래의 M12 멀티 플렉서는 제1a, b도에 도시한 바와 같이 다중화부와 역다중화부로 구성되어져 있다.

여기서, 다중화부는 코드 선택 스위치(1)로서 선택된 선로부호에 따라 디코딩하는 디코더(2)와, 멀티 플렉싱을 하기 위한 다중 일래스틱 저장부(3)와, 스터프 요청 신호 발생부(4), 오버헤드 비트 발생기(5) 및 데이타 멀티 플렉싱부(6)와, 소정 클럭 펄스 및 채널을 선택하는 클럭 선택부(7) 및 채널 선택부(8)와의 연결구성으로 이루어진다.

또한 역 다중화부는 제1b도와 같이 프레임 동기 신호를 검출하는 프레임 동기 검출기(11)와, 오버 헤드 비트 검출(C비트, *비트검출)을 위한 오버헤드 비트 검출기 (12)와, 디멀티플렉싱을 하기 위한 역다중 일래스틱 저장부(13)와, 역다중 일래스틱 저장부(13) 출력을 부호화 하기 위한 엔코더(14)와, 디스터프 요청 신호 발생을 위한 디스터프 요청 신호 발생부(15)와, 클럭 및 코드 선택을 위한 클럭 선택부(16) 및 코드 선택 스위치(17)와의 연결 구성으로 이루어진다.

이와같이 구성된 종래의 멀티 플렉서는 NAS DS1 신호의 다중화 경우, 각 선로로 부터 입력되는 4채널의 1.544 Mb/S신호가 인터 페이스 회로를 거쳐 복원 (Recovery)된 클럭과 RZ(Return to Zero) 데이타로 다중화부로 입력되고, 이같은 신호는 선로부호를 결정해주는 코드 선택 스위치(1)에 의해 선택된 선로 부호[AMI (Alternative Mark Inversion) 또는 B8ZS(Bipolar with8 Zero substitution)]를 디코딩하여 수신 클럭으로 다중화부의 일래스틱 저장부(3)에 데이타를 각각 써넣게 된다.

이와같이 일래스틱 저장부(3)에 쓰여진 4채널의 데이타는 판독클럭(Read clock)에 의해 읽혀져 오버 헤드 비트가 추가되어 6.12 Mb/S로 다중화 된다.

한편 역 다중화부는 M23 다중화부로부터 입력된 6.312 Mb/S로부터 프레임 동기를 취하고 이로부터 각종 오버 헤드 비트를 추출하여 신호 처리부에서 처리하며, 이때 C비트를 검출하여 디스터프 여부를 결정한후 클럭 발생부(7)에서 각 채널 정보를 써넣을 클럭을 결정하여 디 스터프 일래스틱 저장부(15)에 정보를 쓰고 해독 클럭으로 이를 읽어 엔코더(14)에서 코딩한후 각 채널(CH1-CH4)로 출력시키게 된다.

그러나 종래의 M12 멀티 플렉서는 NAS DS1을 다중화 하기 위한 회로와 CEPT DS1를 다중화 하기 위한 회로가 별도로 설치 되어 국내 다중화 장치의 보급 추세와 CEPT DS1방식으로 통신 방식을 전환할때 NAS DS1회로 또는 유니트의 철거시 설비비가 가중될뿐만 아니라 회로 또는 유니트를 별도로 설치해야만 하는 문제점이 있었다.

본 고안은 이러한 종래의 문제점을 해소코자하여 이루어진 것으로서, 1.544 Mb/S의 NAS DS1신호를 6.312 Mb/S의 DS2 신호로 다중화 하거나 또는 2.048 Mb/S의 CEPT DS1 신호를 6.312 Mb/S로 다중화 하는 기능을 하나의 게이트 어레이 내에서 구현할 수 있도록 하여 2종의 기능이 단지 스위치 선택 하나만으로 전환이 가능토록 함을 목적으로 하는 것이다.

이하, 본 고안을 첨부된 도면에 따라 설명하면 다음과 같다.

제2도는 본 고안에 따른 하이 브리드 멀티 플렉서의 블럭 구성도를 나타낸 것으로서, 제2a도는 다중화부이고, 제2b도는 역 다중화부이다.

상기 다중화부는 NAS DS1신호에 대한 선로부호의 디코더(2)와, CEPT DS1신호 선로 부호의 디코더가 외부에서의 T1/E1 선택스위치(21)에 의해 선택 되도록 하고, 각각의 신호에서 코드 선택 스위치(1)로 부터 AMI/B8ZS 또는 AMI/HDB3 선로부호가 디코딩 되도록 선택하며, 일래스틱 저장부(3)는 공통으로 이용이 가능하고 T1/E1의 선택 여부에 관계없이 동작이 가능하도록 연결 된다.

데이타 다중화부에서는 다중화를 수행하는 부분으로 T1/E1의 선택에 관계없이 입력신호(1.544 Mb/S데이타와 클럭 또는 2.048 Mb/S데이타와 클럭)와 DS2 6.312 Mb/S에 의한 클럭에 의해 멀티 플렉싱 되도록 구성된다.

M12 멀티 플렉싱 신호 처리부(24)는 판독 클럭(RDCK)의 생성 및 오버헤드 비트 발생기(22, 23)에서 생성된 오버 헤드 비트

해당 DS2 신호를 출력하도록 구성된다.

그리고 M1E2 멀티 플렉싱 신호처리부(25)에서는 오버헤드 비트 발생기(23)에서 생성된 오버 헤드 비트를 다중화 신호로 변환하여 M12/M1E2신호 선택부(26)에 가해주도록 구성된다.

한편 역다중화부는 제2b도와 같이 M12 및 M1E2동기 신호를 각각 검출하기 위한 M12 프레임 동기 검출기(36) 및 M1E2 프레임 동기 검출기(34)와, T1/E1 신호 선택을 위한 T1/E1 선택 스위치(36)와 M12 및 M1E2 역다중화 신호를 각각 검출하기 위한 M12 역다중화 신호 처리부(32)와 M1E2 역다중화 신호 처리부(33)와, 상기 M12 역다중화 신호 처리부(32)와 M1E2 역다중화 신호 처리부(33)의 출력을 선택하여 역다중 일래스틱 저장부(13)에 출력하는 M12/M1E2 선택부(31)와, 그밖에 상기한 역다중 일래스틱 저장부(13), 엔코더(14) 및 코드 선택 스위치(17)가 구비되어져 있다.

이와같이 구성된 본 고안의 동작 및 작용효과를 설명하면 다음과 같다.

먼저, 2.048 Mb/S CEPT DS1 신호의 비트 스트림이 라인 인터페이스 회로를 거쳐 리커버드 클럭(WRCK)과 넌 리턴 투 제로(RZ) 데이타 상태로 입력되면 T1/E1 선택 스위치(21)에 의해 디코더(2)중 AM1/HDB3 디코더가 선택 되고 코드 선택 스위치(1)에 의해 선택된 라인 코드를 디코딩하게 된다.

이 신호는 리커버드 클럭(WR CK)으로 다중 일래스틱 저장부(3)에 쓰여지고 각각의 신호 처리부에서 생성된 판독 클럭(RD CK)에 의해 읽혀지며 기록 클럭(WR CK)과 판독 클럭(RD CK)은 스터프 요청 신호 발생부(4)에서 비교되어 스터핑(Stuffing)여부를 결정하게 된다.

한편 M12 오버헤드 비트 발생기(22)와 M1E2 오버헤드 비트 발생기(23)에서 오버헤드 비트를 생성하여 각각 M12 신호 처리부(24), M1E2 신호 처리부(25)를 통해 다중화된 신호는 M12/M1E2 신호 선택부(26)로 입력되고, 이 신호는 T1/E1 선택 스위치(21)에 의해 선택된 3채널의 2.048 Mb/S를 다중화한 신호가 선택되어 출력된다.

한편 역다중화부로 입력되는 DS2 6.312 Mb/S의 데이타와 클럭은 T1/E1 선택 스위치(21)에 의해 선택된 M1E2 프레임 동기 검출기(34)에서 프레임 동기 신호를 검출하게 되고, M1E2 역 다중화 신호 처리부(33)에서 신호를 생성하며 M12/M1E2 선택부(31)에서 선택된 기록 클럭(WR CK)과 리커버드 6.312 Mb/S 데이타에 의해 역다중 일래스틱 저장부(13)에 쓰여져서 역 다중화 되므로 선로 인터페이스를 거쳐 각 회로부에 출력된다.

이때 1.544 Mb/S의 NAS DS1, 신호가 입력되거나 역 다중화 될 경우에도 CEPT DS1 신호의 다중화 및 역 다중화 동작과 같으며, 이 경우에는 다만 T1/E1 선택 스위치로서 NAS DS1 신호를 선택하면 된다.

이상에서 설명한 바와 같이 본 고안의 장치는 기존의 2기종으로 개발된 게이트 어레이와 M12 멀티 플렉서 회로를 단일기종의 게이트 어레이 내부에서 구현 가능한 것이어서 설비비 절감은 물론 2기종의 기능을 단지 스위치 하나만으로 전환 선택이 가능하므로 조작 및 사용상 편리성을 도모 할 수 있는 실용적인 고안인 것이다.

Claims

다중화부와 역 다중화부를 포함하는 멀티 플렉서에 있어서, NAS DS1, 신호와 CEPT DS1 신호에 대한 선로 부호의 디코더를 선택하는 T1/E1선택 스위치(21)와, M12 오버헤드 비트와 M1E2 오버헤드 비트를 각각 생성하는 M12 오버헤드 비트 발생기(22)(23)와, 판독클럭(RD CK)의 생성 및 상기 오버 헤드 비트 발생기(22, 23)에서 생성된 오버 헤드 비트를 6.312 Mb/S에 적합 구조로 처리하는 M12 멀티 플렉싱 신호 처리부(24)와, 오버헤드 비트를 다중화 신호로 변환하여 M12/M1E2신호 선택부(26)에 가해주는 M1E2 멀티 플렉싱 신호 처리부(25)와, M12 또는 M1E2 신호를 선택하는 M12/M1E2신호 선택부(26)를 구비한 다중화부와, M12 및 M1E2동기 신호를 각각 검출하기 위한 M12 프레임 동기 검출기(36) 및 M1E2 프레임 동기 검출기(34)와, T1/E1 선택 신호를 위한 T1/E1 선택 스위치(35)와, M12 및 M1E2 역다중화 신호를 각각 검출하기 위한 M12 역다중화 신호처리부(32), M12 역다중화 신호 처리부(33)와, 상기 M12 역다중화 신호 처리부(32)와 M1E2 역다중화 신호 처리부(33)의 출력을 선택하여 역 다중 일래스틱 저장부(13)에 출력하는 M12/M1E2 선택부(31)와, 통상의 역다중 일래스틱 저장부(13), 엔코더(14) 및 코드 선택 스위치(17)를 구비한 역다중화부로 구성됨을 특징으로 하는 하이 브리드 멀티 플렉서.