Claims (2)
프로그램의 실행에 의해 소정의 주기로 디램억세스 신호를 출력하여 데이터를 처리하는 CPU(102)와, 상기CPU(102)로부터 출력되는 억세스 신호의 입력에 응답하여 상위 데이터 스트로브 신호(UDS), 하위 데이터 스트로브 신호(LDS) 및 억세스 제어신호와 RAS, CAS신호를 출력하는 제어로직(108)을 구비한 다이나믹 랜덤 억세스 메모리 제어회로에 있어서, RAS와 CAS와 어드레스 신호 및 메모리 모드 제어신호의 입력에 응답하여 데이터를 내부의 소정 영역에 기입/독출하는 제1메모리 뱅크(116) 및 제2메모리뱅크(118)와, 상기 제어로직(108)과 상기 제1, 제2메모리 뱅크(116, 118)들의 사이에 접속되어 있으며, 상기 제어로직(108)으로부터 출력되는 RAS신호를 카운팅하여 기수번째 어드레스 위치에서 제1메모리 뱅크(116)로 RAS신호를 공급함과 동시에 이전에 어드레싱된 메모리 뱅크에 리플레쉬 타임을 공급하며, 우수번째 어드레스 위치에서 제2메모리 뱅크(118)의 RAS신호를 공급함과 동시에 이전에 어드레싱된 메모리 뱅크에 리플레쉬 타임을 공급하는 인터리빙회로(114)로 구성함을 특징으로 하는 다이나믹 램덤 억세스 메모리 제어회로.CPU 102 for processing the data by outputting the DRAM access signal at predetermined intervals by executing the program, and the upper data strobe signal (UDS) and the lower data strobe in response to the input of the access signal output from the CPU 102. A dynamic random access memory control circuit having a control logic 108 for outputting a signal LDS and an access control signal and a RAS and CAS signal, the data being in response to input of the RAS, CAS, address signal, and memory mode control signal. Between the first memory bank 116 and the second memory bank 118 and the control logic 108 and the first and second memory banks 116 and 118 to write / read to a predetermined area therein. A memory addressed to the RAS signal output from the control logic 108 to supply the RAS signal to the first memory bank 116 at an odd address and simultaneously addressed to the memory. And an interleaving circuit 114 for supplying refresh time to the memory, supplying the RAS signal of the second memory bank 118 at the even address address and supplying the refresh time to the previously addressed memory bank. Dynamic random access memory control circuit.
제1항에 있어서, 상기의 인터리빙회로(114)는, 상기 제어로직(108)으로부터 출력되는 RAS신호를 카운팅하여 기수번째 어드레스 위치에서 제1메모리 뱅크(116)로 RAS신호를 공급하고, 우수번째 어드레스 위치에서 제2메모리 뱅크(118)의 RAS신호를 공급하는 RAS신호 분리수단과, 상기 입력되는 RAS신호로서 상기 CAS신호를 클럭킹하여 리플레쉬 공급제어신호를 검출하고 상기 검출된 리플레쉬 공급제어신호를 상기 RAS신호 분리수단의 출력 차단에 의해 동기하여, 상기 제1, 제2메모리 뱅크(116)(118)에 순차 분리하여 공급하는 리플레쉬 공급수단으로 구성됨을 특징으로 하는 다이나믹 램덤 억세스 메모리 제어회로.2. The interleaving circuit 114 according to claim 1, wherein the interleaving circuit 114 counts the RAS signal output from the control logic 108 to supply the RAS signal to the first memory bank 116 at the odd address position. RAS signal separation means for supplying the RAS signal of the second memory bank 118 at an address position, and clocking the CAS signal as the input RAS signal to detect a refresh supply control signal and detect the refresh supply control signal. Dynamic random access memory control circuit comprising a refresh supply means for sequential separation and supplying to the first and second memory banks 116 and 118 by synchronizing the output of the RAS signal separating means. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.