KR950006566B1 - 전전자 교환기에서의 패킷교환을 위한 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법 - Google Patents

Abstract

내용 없음.

Description

전전자 교환기에서의 패킷교환을 위한 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법

제1도는 본 발명이 적용되는 하드웨어의 구성도.

제2도는 본 발명에 따른 이중화 포트램(DPRAM)의 구조도.

제3도는 본 발명에 따른 전체 흐름도.

제4도는 본 발명에 따른 초기화 흐름도.

제5도는 본 발명에 따른 MPMA측 송수신 흐름도.

제6도는 본 발명에 따른 PBIA측 송수신 및 수신 인터럽트 처리 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

MPMA : 중앙처리 장치보드 PBIA : 패킷버스 정합보드

P-BUS : 패킷 버스 DPRAM : 이중화 포트램

본 발명은 대용량 전전자 교환시스템에서 패킷 교환을 실현하기 위하여 요청되는 중앙처리장치 보드(이하, MPMA라 함)와 패킷버스 정합보드(이하, PBIOA라 함)사이의 정합 방법에 관한 것이다.

종래의 일반 교환시스템은 회선교환방식만을 제공하는 패킷교환을 제공하는 기능이 부재하였는데 점차 증가하는 데이타 통신의 요청에 따라 신기능이 패킷교환 방식을 제공하기 위하여 패킷 전송의 기본단위인 패킷 프레임의 송수신을 전담하는 새로운 PBIA가 추가된 패킷레벨 제어프로세서(이하, PLCP라 함)가 기존의 전전자 교환시스팀에 새로이 추가 될 것이 요구된다.

따라서, 본 발명은 패킷 전송의 기본단위인 패킷 프레임의 송수신을 전담하는 새로운 패킷 정합보드(PBIA)가 추가된 패킷 레벨 제어프로세서(PLCP)를 기존의 전전자 교환시스팀에 새로이 추가하여 중앙처리장치 보드(MPMA)가 상기 패킷버스 정합보드(PBIA) 사이의 패킷교환을 위한 정합 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 안출된 본 발명은, 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

제1도는 본 발명이 적용되는 하드웨어의 구성도로서, 제(18a)도는 전체 하드웨어 구조도이고, 제1(b)도는 MPMA와 PBIA의 정합 하드웨어 구성도이다.

제1a도에서, 패킷교환을 위한 가입자 프로세서인 ASP-P는 패킷교환 시스템의 관리 및 통제의 기능을 수행하고, 패킷처리 시스템(PHS)은 내부 프로세서 통신(IPC)망에 연결되는데 그 구성은 패킷호 제어 기능을 수행하는 패킷레벨 제어 프로세서인 PLCP와, 패킷 프로토콜중 실시간 처리를 요구하는 기능을 수행하는 패킷처리 모듈인 PHM과, 상기 PLCP와 상기 PHM 상호간의 고속통신을 위한 P-버스로 이루어진다. PLCP는 패킷호 관련기능만 제어 및 수행하고 타프로세서와의 정보교환은 IPC망을 통하여 ASP-P를 거쳐 수행되는데, 중앙처리장치(MPMA)보드 패킷버스정합(PBIA)보드, 프로세서통신제어(PCCA)보드 및 이중화채널제어(DCCA)보드를 구비한다. MPMA에는 전전자 교환기용 오퍼레이팅 시스템(CROS)이 탑재되고, PBIA와 프로세서통신제어보드(PCCA)에는 제어 소프트웨어(FW : Firmware)가 탑재된다.

제1b도에 도시한 바와같이 정합 하드웨어는, P-버스에 연결된 PBIA와, 상기 PBIA와 시스팀 버스를 통해 연결되는 MPMA와, 상기 시스템 버스에 연결된 이중화 포트램(DPRAM)을 구비한다.

MPMA는 중앙처리장치(CPU)로 MC68030 칩(Chip)을 사용하고, 16M바이트의 메모리가 있으며, PBIA는 중앙처리장치(CPU)로 MC68010 칩을 사용하고, 64K 바이트의 메모리가 있으며, 82586 LAN(Local Area Network) 칩이 있으며, MPMA와 PBIA가 모두 접근하여 공용이 가능한 이중화 포트램(DPRAM) 512K 바이트가 시스템 버스에 연결된다.

상기와 같이 구성된 하드웨어에 적용되는 본 발명의 전체 동작을 살펴보면, 상기 PBIA 보드와 MPMA 보드 사이의 원활한 인터페이스를 수행하기 위하여 중간 매개체인 이중화 포트램(DPRAM)을 사용하여 버퍼링의 개념을 실현하였으며, 상대편의 주의요구를 위하여 인터럽트 방식과 폴링 방식을 적절히 적용하여 그 효울성을 높였다. PLCP는 비교적 실시간 처리를 적게 요구하는 기능을 처리 하는데 패킷 처리 모듈(PHM)이 데이타 전송장치(DTE) 혹은 망으로 부터 호 요구 패킷을 수신한 후, 가상호 설정을 위해 라우팅 데이타를 요구하면, 착신 주소를 번역하고 라우팅 데이타베이스를 접근하여 패킷처리 모듈(PHM)에 라우팅 정보를 제공하는 패킷호 제어 및 라우팅 정보 처리 기능과 가입자 링크관리, 과금, 통계자료 수집관리, 프로그램 변경, 자료정의 및 갱신 등 패킷 관련 운용 및 유지보수 기능을 수행한다.

이를 위하여 PLCP는 P-버스에 연결되어 패킷처리모듈(PHM)과 패킷 통신을 하게되는데 PBIA 보드가 LAN 칩(Chip)을 사용하여 P-버스와 인터페이스를 담당하여 MPMA로 부터의 패킷 프레임 전송요구에 의하여 PHM으로 패킷을 전송하고 PHM으로 부터 전송된 패킷을 수신하여 그것을 MPMA로 에러없이 전송할 수 있도록 하였으며, 패킷 고속전송을 가능케한 P-버스는 독립된 2개의 10Mbps 고속 버스로서 다량의 패킷통신시 하드웨어적인 에러가 대비하여 이중화 구조를 구성되어 있으며 이것에 관한 제어도 PBIA가 상태점검을 하여 MPMA에 통보한다.

MPMA는 그 수행속도가 PBIA에 비해 매우 빠르며 또한, 패킷 송수신 이외에 여러가지 다른 일들을 처리해야 하므로 MPMA에서 PBIA쪽으로 전송시에는 이중화 포트램의 송신버퍼에 쓰기만 하면 PBIA가 폴링하여 가져가므로 더이상의 신경을 쓰지 않아도 되며, 수신시에는 PBIA가 이중화 포트램의 수신버퍼에 쓴 후에 MPMA로 인터럽트를 유발시켜서 MPMA가 인지하여 처리하므로 MPMA에 부하를 줄여 줄 수 있다. 또한, PBIA는 송신버퍼 폴링시 LAN 칩으로 부터의 수신 인터럽트가 발생하면 수신을 우선적으로 처리하므로 송신의 지연이 조금 발생하더라도 수신 프레임을 놓치지 않게 된다.

제2도는 본 발명에 따른 이중화 포트램의 구조도이다.

이중화 포트램 구조는 MPMA와 PBIA사이의 초기화시 정보교환을 위한 초기화 영역, PBIA의 CPU에서 LAN칩을 제어하기 위하여 필요한 시스템 제어블럭 포인터의 주소와 옵셋을 포함한 8바이트의 정보 영역인 제어정보 영역, 에러 및 통계정보 영역, MPMA 송신 및 수신버퍼 영역, MPMA가 프레임 수신시 사용하게될 수신 프레임 시작 포인터 및 갯수, LAN 칩이 P-BUS로 프레임을 송수신 할때 사용될 LAN용 송신 및 수신 버퍼 영역, LAN칩 데이타 구조 영역, MPMA가 PBIA쪽으로 인터럽트를 유발시키는 MPMA 인터럽트 영역, LAN구조를 접근하면 제어하기 위한 시스템 구성 포인터(SCP), 사용가능 영역을 구비한다. 특히, 여기에서 사용되는 송수신 버퍼는 크기가 1024(1K) 바이트인 100개의 슬롯을 가진 순환형 버퍼 구조를 갖는다.

제3도는 본 발명에 따른 전체 흐름도이다.

MPMA는 자기의 초기화를 수행한 후(1), PBIA에게 초기화를 명령하고 대기 상태에 들어간다(2). PBIA로부터 초기화 완료 신호가 도착하면(3) 송수신 대기 상태로 들어가서 송수신 요구를 기다린다. 이때, 송신 요구가 들어오면(4) 송신처리 기능을 수행하고(5), 만일 수신 요구가 들어오면(6) 수신처리 기능을 수행한 후(7) 종료하고 다시 송수신 대기 상태로 들어간다.

제4도는 본 발명에 따른 초기화 흐름도이다.

PBIA의 초기화되는 시점은 MPMA의 명령에 의하여 결정되는데, 이때, MPMA로 부터 전달되는 정보는 LAN칩의 초기화 모드이므로 초기화 모드를 읽는다(11). 그리고, 각종 인터럽트 처리를 위하여 인터럽트 벡터를 초기화하고 타이머 사용을 위해 타이머를 초기화한다(12). 이중화 포트램을 클리어한 후 각종 버퍼와 LAN 구조를 초기화 한다(13).

초기화 모드에는 세가지 종류가 있어 상기 초기화 모드를 조사하여(14), 내부 룹백 모드이면 내부 룹백 모드로서 LAN칩을 초기화하고 (15), 외부 룹백 모드이면 외부 룹백 모드로 LAN칩을 초기화하고 (16), 정상모드이면 정상모드로서 LAN칩을 초기화하여 그동작을 결정한다. 내부룹백모드는 LAN칩자체의 동작여부를 확인하는 데 사용되며, 외부룹백모드는 LAN 칩과 P-버스의 동작 여부를 확인하는 데 사용되며, 정상모드는 패킷 송수신을 위해 사용된다.

P-버스 내에서 PLCP의 논리적 어드레스 결정을 위하여 PBIA 모드의 물리적 어드레스를 읽어서 논리적 어드레스로 변환한다(18). 그런후, 논리적 어드레스와 초기화 종료 메시지를 MPMA로 전달한다(19).

제5도는 본 발명에 따른 MPMA측 송수신 흐름도로서, (a)는 MPMA측 송신 흐름도를 나타내고, (b)는 MPMA측 수신 흐름도를 나타낸다.

제5a도를 통해 송신 처리절차를 살펴보면, 나사용자로 부터 패킷 프레임 전송요구가 들어오면(21) 이중화 포트램의 송신버퍼중 비어 있는 것이 있는가를 확인한다(22). 비어있는 버퍼가 없는 경우 사용가능한 버퍼가 있을 때까지 폴링한다. 비어있는 버퍼가 있으면 전송할 프레임을 송신 버퍼에 복사하고(23) 사용상태를 나타내는 플레그를 셋트하므로 전송을 완료한다(24).

제5b도를 통해 수신절차를 살펴보면, PBIA로 부터 패킷 프레임 수신요구 인터럽트가 발생하면(25), 이중화포트램의 수신 프레임 시작포인터 및 갯수를 읽어들여서(26) 수신갯수가 0 인지 확인하여 (27), 수신갯수가 0이 아니면, 수신버퍼로 부터 해당 패킷 프레임을 사용자가 접근 가능한 영역으로 북사하고 수신버퍼를 반환하며(29) 수신갯수를 감소시키고 다음 수신 버퍼 포인터로 변경한후(30) 수신갯수가 0인지 판단하는 단계(27)로 돌아간다.

수신갯수가 0이면 수신완료로 수행을 제어한 후 수신 인터럽트를 종료한다(28). 상기 PBIA로 부터의 수신 인터럽트는 5개 이상의 프레임이 수신된 경우나, 6ms 타임아웃이 경과한 후에 유발된다.

제6도는 본 발명에 따른 PBIA측 송수신 흐름도 및 수신 인터럽트 처리 흐름도로서, (a)는 송신 처리 흐름도, (b)는 수신 처리 흐름도, (c)는 수신 인터럽트 처리 흐름도이다.

제6a도를 통하여 송신 처리 절차를 살펴보면, 전송할 패킷이 있는가를 폴링하여 MPMA로 부터의 프레임 전송 요구가 있을 경우(31), 사용가능한 LAN 송신버퍼를 할당받아서(32) LAN 칩에게 전송명령을 수행시키기 위하여 전송명령블럭(TCB)을 구성한다(33).

MPMA 송신버퍼로 부터 해당 프레임을 할당받은 LAN 송신버퍼에 복사한후 MPMA 송신버퍼를 반환한 후 (34), LAN 칩에게 채널 어텐션(Channel Attention)을 요구한 후(35), 일시적으로 대기 상태에 들어가서 LAN칩으로 부터의 전송응답을 기다리며, 전송응답이 수신되면(36) 전송 여부를 확인하여(37) 정상적인 경우 전송완료를, 에러인 경우 재전송을 요구하고 재전송 갯수를 증가시키고(38), 상기 채널어텐션 요구 과정(35)부터 반복 수행한다.

제6b도를 통하여 수신처리 절차를 살펴보면, PBIA에서는 패킷이 수신될 때마다 매번 MPMA에게 수신요구 인터럽트를 발생하면 MPMA의 패킷 수신 부하가 커지므로, 5개 이상의 패킷이 수신될때나, 6ms 타임아웃이 되면 인터럽트를 발생시키므로 부하를 낮추도록 구현하였다. 이에 따라, 6ms 타이머를 시작시킨다(41). 수신갯수가 5개 이상 인지를 확인하여(42), 이상이면 수신버퍼 포인터와 수신갯수를 이중화포트램의 해당 영역에 기록하고 나서, 수신갯수를 0으로 만든 후(43), MPMA로 수신요구 인터럽트를 발생하고(44), 그리고 나서 처음(41)으로 복귀한다.

그리고, 패킷의 수신갯수가 5개 미만인 경우 6ms 타임아웃 인가를 확인하여(45) 아니면 다시 수신갯수가 5 이상인지를 확인하는 단계(42)로 돌아간다. 타이머 아웃인 경우 수신갯수가 있으면 수신버퍼포인터와 수신갯수를 이중화 포트램의 해당 영역에 기록하고 나서, 수신갯수를 0으로 만든 후(49), MPMA로 수신요구 인터럽트를 발생 한 다음에(44) 처음(41)으로 돌아간다. 그런데, 타임아웃 되었는데 수신갯수가 없으면 다시 수신갯수가 5 이상인지를 확인하는 단계(42)로 돌아간다.

제6c도를 통하여 LAN 칩으로 부터의 수신 인터럽트 처리 절차를 살펴보면, LAN칩으로 부터 인터럽트를 수신하여(51) 수신할 프레임이 있는가를 확인하여(52) 있으면 MPMA 수신버퍼를 할당 받은 후, LAN 수신버퍼로 부터 MPMA 수신버퍼로 해당 프레임을 복사한 후 (53), 수신버퍼 포인터 변경 및 수신갯수를 증가시키고(54), 더이상 수신할 프레임이 있는가를 확인하여(55) 있으면 수신할 프레임이 있는가를 확인하는 단계(52)로 돌아간다. 그런데, 수신할 프레임이 없으면 수신 완료하고 인터럽트 처리를 종료한다.

따라서, 상기와 같은 처리절차에 의하여 수행되는 본 발명은, 전전자 교환시스템에서 패킷교환 방식을 실현하기 위하여 요청되는 중앙처리장치(MPMA) 보드와 패킷버스 정합보드(PBIA) 사이의 효율적인 정합기능을 수행하므로 시간당 처리하는 호를 대폭 향상시킬 수 있는 효과가 있다.

Claims (8)

1. 패킷버스인 P-버스에 연결된 패킷버스 정합보드(이하, PBIA라 함) ; 상기 PBIA와 시스팀 버스를 통해 연결되는 전전자 교환기의 중앙처리 장치 보드(이하, MPMA라함) ; 및 상기 시스템 버스에 연결된 이중화 포트램(DPRAM)을 구비하는 패킷처리정합장치에 적용되는 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법에 있어서, PBIA 및 이중화 포트램을 초기화하는 제1단계(11 내지 19) ; 상기 제1단계(11 내지 19) 수행후, 사용자로 부터 패킷 프레임 전송요구가 들어오면 MPMA 측 패킷 프레임을 송신하는 제2단계(21 내지 24) ; 상기 제1단계(11 내지 19) 수행 후, PBIA로 부터 패킷 프레임 수신요구 인터럽트가 발생하면 MPMA측 패킷 프레임을 수신하는 제3단계(25 내지 30) ; 상기 제1단계(11 내지 19) 수행 후, MPMA로 부터 패킷 프레임 전송요구가 들어오면 PBIA측 프레임을 송신하는 제4단계(31 내지 38) ; 상기 제1단계(11 내지 19) 수행 후, 수신요구가 들어오면 PBIA 측 프레임을 수신하는 제5단계(41 내지 46) 및 상기 제1단계(11 내지 19) 수행 후, LAN칩으로 부터 인터럽트를 수신하면 수신 인터럽트를 처리하는 제6단계(51 내지 55)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 정합방법.
2. 제1항에 있어서, 상기 제1단계(11 내지 19)는, 초기화 모드를 읽고, 인터럽트 처리를 위한 인터럽트 벡터, 타이머, 이중화포트램, 각종 버퍼 및 LAN구조를 초기화하는 제7단계(11 내지 13) ; 상기 제7단계(11 내지 13) 수행 후, 초기화모드를 조사하여 내부 룹백 모드, 외부 룹백 모드, 및 정상모드에 따른 LAN칩을 초기화하여 그 동작을 결정하는 제8단계(14 내지 17) ; 및 상기 제8단계 (14 내지 17) 수행 후, P-버스 내에서 PLCP의 논리적 어드레스 결정을 위하여 PBIA 보드의 물리적 어드레스를 읽어서 논리적 어드레스로 변환하고 논리적 어드레스와 초기화 종료 메시지를 전달하는 제9단계(18,19)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법.
3. 제1항에 있어서, 상기 제2단계(21 내지 24)는, 사용자로 부터 패킷 프레임 전송요구가 들어오면 이중화 포트램의 송신버퍼중 비어있는 것이있는가를 확인하는 제7단계(21,22); 및 상기 제7단계(21,22) 수행 후, 비어있는 버퍼가 없는 경우 사용 가능한 버퍼가 있을 때까지 폴링하고, 비어 있는 버퍼가 있으면 전송할 프레임을 송신 버퍼에 복사하고 사용상태를 나타내는 플래그를 셋트하는 제8단계(23,24)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법.
4. 제1항에 있어서, 상기 제3단계(25 내지 30)는, PBIA로 부터 패킷 프레임 수신요구 인터럽트가 발생하면 이중화 포트램의 수신 프레임 시작포인터 및 갯수를 읽어 들여서 수신갯수가 0 인지 확인하는 제7단계(25 내지 27) ; 상기제7단계(25 내지 27)수행 후, 수신갯수가 0이 아니면, 수신버퍼로 부터 해당 프레임을 사용자가 접근 가능한 영역으로 복사하고 수신버퍼를 반환한 후에 수신갯수를 감소시키고 다음 수신버퍼 포인트로 변경한 다음에 수신갯수가 0인지 판단하는 상기 제7단계(25 내지 27)로 돌아가는 제8단계(29,30) ; 및 상기 제7단계(25 내지 27) 수행 후, 수신갯수가 0이면 수신완료로 수행을 제어한 후 수신 인터럽트를 종료하는 제9단계(28)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법.
5. 제1항에 있어서, 상기 제4단계(31 내지 38)는, 전송할 패킷이 있는가를 폴링하여 요구가 있을 경우, 사용가능한 LAN송신버퍼를 할당 받아서 LAN칩에게 전송 명령을 수행시키기 위하여 전송명령블럭을 구성하는 제7단계(31 내지 33) ; 상기 제7단계(31 내지 33) 수행 후, 해당 프레임을 할당받은 LAN 송신버퍼에 복사하고 MPMA 송신버퍼를 반환한 후, LAN 칩에게 채널 어텐션(Channel Attention)을 요구하는 제8단계(34,35) ; 및 상기 제8단계(34,35) 수행 후, 일시적으로 대기 상태에 들어가서 LAN칩으로 부터의 전송응답을 기다렸다가 전송응답이 수신되면 전송여부를 확인하여 정상적인 경우 전송을 완료하고, 에러인 경우 재전송을 요구하고 재전송 갯수를 증가시킨 후에 상기 제8단계(34,35)의 채널 어텐션 요구 과정부터 반복하는 제9단계(38 내지 38)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 인터페이스 방법.
6. 제1항에 있어서, 상기 제5단계(41 내지 46)는, PBIA에서는 패킷이 수신되면 수신버퍼 포인터와 수신갯수를 이중화 포트램의 해당 영역에 기록하는 제7단계(41 내지 43) ; 및 상기 제7단계(41 내지 43) 수행 후, MPMA로 수신요구 인터럽트를 발생하는 제8단계(44)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법.
7. 제6항에 있어서, 패킷이 수신되면 수신버퍼 포인터와 수신갯수를 이중화 포트램의 해당 영역에 기록하는 상기 제7단계(41 내지 43)에서의 패킷수신은, MPMA의 패킷수신 부하가 커짐을 막기 위해 5개 이상의 패킷이 수신될 때나, 6ms 타임아웃이 되면 패킷수신으로 인정하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정하보드 사이의 정합 방법.
8. 제1항에 있어서, 상기 제6단계(51 내지 55)는, LAN 칩으로 부터 인터럽트를 수신하여 MPMA 수신버퍼를 할당 받은 후, LAN 수신버퍼로 부터 MPMA 수신버퍼로 해당 프레임을 복사하는 제7단계(51 내지 53) ; 및 상기 제7단계(51 내지53) 수행 후, 수신버퍼 포인터 변경 및 수신갯수를 증가시키고, 더이상 수신할 프레임이 있으면 상기 제7단계(51 내지 53)으로 복귀하고 수신할 프레임이 없으면 종료하는 제8단계(54,55)를 포함하는 것을 특징으로 하는 중앙처리장치와 패킷버스 정합보드 사이의 정합 방법.