KR950004557B1 - Pad switching circuit of semiconductor memory device - Google Patents

Pad switching circuit of semiconductor memory device Download PDF

Info

Publication number
KR950004557B1
KR950004557B1 KR1019920009867A KR920009867A KR950004557B1 KR 950004557 B1 KR950004557 B1 KR 950004557B1 KR 1019920009867 A KR1019920009867 A KR 1019920009867A KR 920009867 A KR920009867 A KR 920009867A KR 950004557 B1 KR950004557 B1 KR 950004557B1
Authority
KR
South Korea
Prior art keywords
pad
switching circuit
buffer
pad switching
mode
Prior art date
Application number
KR1019920009867A
Other languages
Korean (ko)
Other versions
KR940001157A (en
Inventor
김정필
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920009867A priority Critical patent/KR950004557B1/en
Publication of KR940001157A publication Critical patent/KR940001157A/en
Application granted granted Critical
Publication of KR950004557B1 publication Critical patent/KR950004557B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Abstract

The two column address strobe (CAS) one write enable (WE) mode or the one CAS two WE mode are selected by the pad switching circuit turned on or off by a bonding option. The pad switching circuit comprises a CAS pad switching circuit and a WE pad switching circuit. The CAS pad switching circuit comprises two CAS pad, a CAS pad switch (MN2, MN2) turned on or off according to bonding options, a CAS U buffer (10), and a CAS L buffer (20) connected to CAS U pad or CAS L pad according to the switch status. The WE pad switching circuit comprises two WE pad, a WE pad switch (MN3,MN4) turned on or off according to bonding option, a WEU buffer (30) connected to WE U pad, and a WE L buffer (40) connected to WE U pad or WE L pad according to the switch status.

Description

반도체 메모리 디바이스의 패드 스위칭 회로Pad Switching Circuit of Semiconductor Memory Device

제1도 및 2도는 본 발명에 따른 패드 스위칭 회로의 개략도.1 and 2 are schematic views of a pad switching circuit according to the present invention.

제3도 및 4도는 각각 제1도 및 2도에 대응하는 본 발명의 패드 스위칭 회로도.3 and 4 are pad switching circuit diagrams of the present invention corresponding to FIGS. 1 and 2, respectively.

제5도는 제3도의 회로를 변형시킨 다른 실시예의 회로도.5 is a circuit diagram of another embodiment in which the circuit of FIG. 3 is modified.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 11 :버퍼 20, 21 :버퍼10, 11: Buffer 20, 21: buffer

30 :버퍼 40 :버퍼30: Buffer 40: buffer

MN1, MN2, MN3, MN4 : 스위칭 트랜지스터MN1, MN2, MN3, MN4: switching transistors

본 발명은 반도체 메모리 디바이스의 본딩옵션에 따른 패드 스위칭 회로에 관한 것이다.The present invention relates to a pad switching circuit according to a bonding option of a semiconductor memory device.

근래에, 여러 반도체회사들이 X16/X18 4M DRAM을 개발하고 있다. 4M DRAM(X16/ X18)에는 응용분야에 따라 2개의(Column Address Strobe), 1개의(Write Enable)패드를 갖는 패키지와, 2개의 WE, 1개의 CAS 패드를 갖는 패키지가 있다. 이 두가지 형태의 디바이스는 설계상 아주 유사하므로 하나로 통합하여 설계하는 것이 보통이다. 말하자면, 2가지의 금속마스크 또는 본딩 다이어그램을 갖추고, 그 중 한가지를 사용하면기능을 수행하며 다른 한가지를 사용하면기능을 수행할 수 있게 하는 것이다.In recent years, several semiconductor companies are developing X16 / X18 4M DRAM. 4M DRAM (X16 / X18) has two depending on the application (Column Address Strobe), 1 There is a package having a (Write Enable) pad and a package having two WE and one CAS pad. These two types of devices are so similar in design that it is common to design them together. In other words, if you have two metal masks or bonding diagrams, one of them Function and using one other It is to enable the function.

응용분야와응용분야를 모두 커버하기 위해서는 한 칩에 두가지 모드(mode)를 장착시킨 후 본딩 옵션에 의해 한 모드를 선택할 수 있어야 한다. 그러므로 본딩 옵션에 따라 2(또는 그 반대로) 해줄 수 있는 내부 패드 스위칭 회로가 필요하다. Application field To cover all applications, one mode must be equipped with two modes on a chip and then one mode can be selected by the bonding option. Therefore, depending on the bonding option 2 What is needed is an internal pad switching circuit that can do it (or vice versa).

따라서, 본 발명의 목적은모드와모드의 두가지 모드중 한가지를 본딩 옵션에 따라 선택할 수 있는 패드 스위칭 회로를 제공하려는 것이다.Therefore, the object of the present invention Mode and One of the two modes of mode is to provide a pad switching circuit that can be selected according to bonding options.

상기 목적달성을 위한 본 발명의 패드 스위칭 회로는, 두개의패드상기 두 개의패드사이에 연결되어 본딩 옵션에 의해 온,오프되는패드 스위칭 수단과, 상기패드와 연결되어 있는버퍼와, 상기패드 스위칭 수단의 온,오프에 따라패드 또는패드에 연결되는버퍼를 포함하는패드 스위칭 회로와; 두개의패드(WE·L)와, 상기 두개의패드사이에 연결되어 본딩옵션에 의해 온,오프되는패드 스위칭 수단과, 상기패드와 연결되어 있는버퍼와, 상기패드 스위칭 수단의 온, 오프에 따라패드 또는패드에 연결되는버퍼를 포함하는스위칭 회로를 구비한다.The pad switching circuit of the present invention for achieving the above object, two pad Above two Connected between pads and turned on and off by bonding options Pad switching means, and Connected to the pad Buffer and On or off of the pad switching means Pad or Connected to the pad Containing the buffer A pad switching circuit; Two pad( WE L) and the above two Connected between pads and turned on and off by bonding options Pad switching means, and Connected to the pad Buffer and On or off of the pad switching means Pad or Connected to the pad Containing the buffer And a switching circuit.

이하, 첨부도면을 참고로 하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제1도는또는전환시키는 원리를 개략적으로 도시한 것이다.를 사용할 경우, 스위치 S1을 오프시키고 스위치 S2를 온시키면 2개의패드를 독립적인 패드로 사용할 수 있으며,를 사용할 경우, 스위치 S1을 온시키고 스위치 S2를 오프시키면 1개의에 의해 전체 칩을 동작시킬 수 있다.1 is or The principle of switching is shown schematically. , Turn off switch S1 and turn on switch S2. pad Can be used as an independent pad, Is used, turn on switch S1 and turn off switch S2. Can operate the whole chip.

제2도는 제1도와 유사한 것으로,전환시키는 원리를 개략적으로 도시한 도면이다. 제1도와 유사하게,를 사용할 경우 스위치 S3를 오프시키고 스위치 S4를 온시켜서 2개의패드를 독립적인 패드로 사용하며,를 사용할 경우 스위치 S3을 온시키고 스위치 S4를 오프시켜서 1개의패드로서 전체 라이트 사이클를 콘트롤할 수 있다.2 is similar to FIG. 1, A schematic diagram illustrating the principle of switching. Similar to Figure 1, Switch S3 off and switch S4 on pad Is used as an independent pad, Switch on, switch S3 on and switch S4 off pad As full light cycle Can be controlled.

그러므로, X16/X18 메모리 디바이스에서 두가지 응용분야 즉,모드와,모드를 구성하기 위해서, 첫째,모드는 스위치 S1,S4를 오프시키고 스위치 S2,S3를 온시킴으로써 가능해지며, 둘째,모드는 스위치 S1,S4를 온시키고 스위치 S2,S3를 오프시킴으로써 구성가능해진다.Therefore, two applications in X16 / X18 memory devices, namely Mode, To configure the mode, first, The mode is enabled by turning off switches S1 and S4 and turning on switches S2 and S3. Second, The mode is configurable by turning on the switches S1, S4 and turning off the switches S2, S3.

제3도는 제1도에 대한 구체적인 실시예를 도시한 것이다. 여기서 제3도에 도시된 트랜지스터 MN1 및 MN2는 각각 제1도의 스위치 S1 및 S2에 해당하는 스위칭 수단으로 사용된다.모드에서는및을 각각 독립적인 패드로서 본딩하여 사용하며,모드에서는패드만 본딩하고패드는 본딩하지 않은 플로우팅(floating)상태로 사용한다. 이때 트랜지스터 MN5는모드시 본딩되지 않은패드를 VSS로 고정시키기 위해 제공된 것이다.3 shows a specific embodiment of FIG. Here, transistors MN1 and MN2 shown in FIG. 3 are used as switching means corresponding to switches S1 and S2 of FIG. 1, respectively. In mode And Are bonded to each other as an independent pad, In mode Bond only pads The pads are used in a floating state without bonding. At this time, transistor MN5 Unbonded in Mode It is provided to secure the pad to VSS.

모드로 사용할 때에는 입력에 하이신호를 인가하며,모드로 사용할 때에는 입력에 로우신호를 인가하면 된다. 입력신호는 블럭 A를 거쳐서 스위칭 트랜지스터 MN1 및 MN2의 게이터로 인가된다. 블럭 A는 VSS 또는 VDD레벨로 들어오는 입력신호를 VPP 또는 VSS레벨로 변환시킬 수 있는 레벨변환기의 역할을 하는 것으로, 여기서 VPP는 내부 DRAM에서 발생되는 고전압이며, 예를들면 VDD=5V일 때 VPP=8V이다. When used in mode, high signal is applied to the input. When used in mode, low signal is applied to the input. The input signal is applied to the gates of the switching transistors MN1 and MN2 via the block A. Block A serves as a level converter capable of converting an input signal entering a VSS or VDD level to a VPP or VSS level, where VPP is a high voltage generated in the internal DRAM, for example, VPP = when VDD = 5V. 8V.

입력에 하이(VDD)신호가 인가되면, 레벨변환기인 블럭 A내의 NMOS 트랜지스터 n1,n2가 온되어 스위칭 트랜지스터 MN1의 게이트와 연결된 노드(nd1)상의 전압은 VSS(Low)가 되고, 노드(nd1)상의 VSS전압이 게이트로 인가되는 PMOS 트랜지스터 p2가 온되어, 스위칭 트랜지스터 MN2의 게이트와 연결된 노드(nd2)에는 VPP전압이 걸린다. 따라서 스위칭 트랜지스터 MN1은 오프되고 스위칭 트랜지스터 MN2는 온된다. 한편 트랜지스터 MN5는 인버터 INN1를 거친 로우의 출력에 의해 오프되어 있으므로, 제3도에 도시된 CAS패드 스위칭 회로는모드로 사용될 수 있다.When a high (VDD) signal is applied to the input, the NMOS transistors n1 and n2 in the block A as the level converter are turned on so that the voltage on the node nd1 connected to the gate of the switching transistor MN1 becomes VSS (Low), and the node nd1 The PMOS transistor p2 to which the VSS voltage of the phase is applied to the gate is turned on, and the node nd2 connected to the gate of the switching transistor MN2 receives the VPP voltage. Thus switching transistor MN1 is off and switching transistor MN2 is on. On the other hand, since the transistor MN5 is turned off by the output of the row passing through the inverter INN1, the CAS pad switching circuit shown in FIG. Can be used in mode.

다음에,모드로 사용하기 위해서는, 입력에 로우(VSS)를 인가한다. 로우인 입력은 블럭 A를 거쳐 스위칭 트랜지스터 MN1을 온시키고, 스위칭 트랜지스터 MN2를 오프시키며, 트랜지스터 MN5를 온시킨다. 따라서패드만이버퍼(10) 및버퍼 (20)에 연결되어모드로 동작한다. 이때 트랜지스터 MN5는 본딩되지 않은고정시키는데 사용된다.Next, To use in mode, apply a low (VSS) to the input. The input, which is low, turns on switching transistor MN1, turns off switching transistor MN2, and turns on transistor MN5 via block A. therefore Only pad Buffer 10 and Is connected to the buffer 20 Operate in mode. At this time, transistor MN5 is not bonded Used to fix.

제3도에서 블럭 A로 도시된 레벨교환기를 제거하고, 입력신호를 직접 트랜지스터 MN2의 게이트로 인가하며 인버터 INN1를 거친 출력을 트랜지스터 MN1의 게이터로 인가할 수도 있다. 그러나 이때에는 트랜지스터 MN1의 게이트 전압이 VPP가 아닌 VDD가 작용되어, CMOS 스탠바이(stand by)테스트시에버퍼(20)의 게이트에 VDD-VTN(VTN은 NMOS 트랜지스터의 문턱전압의 전압이 가해지므로 CMOS 스탠바이 전류를 증가시키게 된다. CMOS 스탠바이 전류증가의 단점을 무시할 수 있는 경우에는 블럭 A를 제거하고 상술한 바와같이 사용할 수도 있다.It is also possible to remove the level exchanger shown as block A in FIG. 3, apply the input signal directly to the gate of transistor MN2, and apply the output via inverter INN1 to the gate of transistor MN1. However, at this time, the gate voltage of the transistor MN1 is applied to VDD instead of VPP, so that the CMOS standby test is performed. VDD-V TN (V TN is a threshold voltage of the NMOS transistor is applied to the gate of the buffer 20 to increase the CMOS standby current. If the disadvantage of increasing the CMOS standby current can be ignored, block A is removed. It can also be used as described above.

제4도는 제2도의 구체적인 실시예를 도시한 것이다. 여기서는 트랜지스터 MN3 및 MN4가 각각 제2도에 도시된 스위치 S3 및 S4의 역할을 한다. 블럭 A내에 도시된 회로의 동작은 제3도에 도시된 것과 동일한 것이다.4 shows a specific embodiment of FIG. Here, transistors MN3 and MN4 serve as switches S3 and S4 shown in FIG. 2, respectively. The operation of the circuit shown in block A is the same as that shown in FIG.

제4도에 도시된패드 스위칭 회로에서, 입력으로 로우신호를 인가하면모드로 사용할 수 있다. 입력이 로우이면 트랜지스터 MN3 및 MN6는 오프되고, 트랜지스터 MN4는 온되므로 2개의패드는 각각 독립적으로 사용된다. 다음,모드로 사용하기 위해서는 입력에 하이신호를 인가한다. 입력에 하이가 인가되면, 트랜지스터 MN3 및 MN6는 온되고 트랜지스터 MN4는 오프되어서, 1개의에 의해 2개의버퍼(30) 및(40))가 동작하게 된다.Shown in FIG. In a pad switching circuit, applying a low signal to the input Can be used in mode. When the input is low, transistors MN3 and MN6 are off and transistor MN4 is on, so pad Are used independently of each other. next, To use it in mode, apply a high signal to the input. When high is applied to the input, transistors MN3 and MN6 are on and transistors MN4 are off, so that one By 2 Buffer 30 and 40) is operated.

제3도 및 제4도에서의 트랜지스터(MN1,MN2) 및 (MN3,MN4)의 스위치 역할을 내부회로를 통해 구현할 수도 있으나, 이는경로(path) 및경로에 지연을 초래할 수도 있으므로 패드에 스위칭 회로를 구성하는 것이 스피드면에서 유리하다.The switch roles of the transistors MN1 and MN2 and MN3 and MN4 in FIGS. 3 and 4 may be implemented through internal circuits. Path and It is advantageous in terms of speed to configure a switching circuit on the pad, as this may cause a delay in the path.

제5도는 제3도의 회로를 변형시킨 본 발명의 다른 실시예를 도시한 것이다. 제5도의 회로에서는패드를 스위치 온,오프시키는 제3도의 스위칭 트랜지스터 MN2를 사용하지 않는 대신버퍼를 NOR게이트로 치환시킨버퍼(11) 및버퍼(21)를 사용한다. 여기서 트랜지스터 MN7는모드시 트랜지스터 MN1가 오프될 때버퍼(21)의 한입력을 VSS로 만들어 플로우팅을 방지하기 위한 것이다. 비록, 도시되지는 않았지만, 유사한 방법으로 제4도의 회로를 변형시키는 것도 가능하다.5 shows another embodiment of the invention in which the circuit of FIG. 3 is modified. In the circuit of FIG. Instead of using the third transistor switching transistor MN2 to switch the pads on and off The buffer is replaced with a NOR gate Buffer 11 and The buffer 21 is used. Where transistor MN7 When transistor MN1 is off in mode One input of the buffer 21 is made to VSS to prevent floating. Although not shown, it is also possible to modify the circuit of FIG. 4 in a similar manner.

상술한 바와같이, 본 발명에 의하면 한개의 칩에모드와모드의 두가지 모드를 장착시킨 후, 본딩욥션에 따라 그 중 한가지 모드를 선택할 수 있는 내부 패드 스위칭 회로가 제공됨으로써,응용분야와응용분야를 모두 커버할 수 있다.As described above, according to the present invention, one chip Mode and After mounting the two modes of the mode, by providing an internal pad switching circuit to select one of the modes according to the bonding operation, Application field All applications can be covered.

Claims (5)

반도체 메모리 디바이스의 본딩 옵션에 따라 한칩에서모드와모드 중 한가지를 선택할 수 있는 패드 스위칭 회로로서, 두개의상기 두개의패드사이에 연결되어 본딩 옵션에 의해 온,오프되는패드 스위칭 수단(MN1,MN2)과, 상기패드와 연결되어 있는버퍼(10)와, 상기패드 스위칭 수단(MN1, MN2)의 온,오프에 따라패드 또는패드에 연결되는버퍼(20)를 포함하는패드 스위칭 회로(제3도)와; 두개의상기 두개의사이에 연결되어 본딩 옵션에 의해 온,오프되는패드 스위칭 수단(MN3,MN4)과, 상기패드와 연결되어 있는버퍼(30)와, 상기패드 스위칭 수단(MN3,MN4)의 온,오프에 따라패드 또는패드에 연결되는버퍼(40)를 포함하는패드 스위칭 회로(제4도)를 구비하는 반도체 메모리 디바이스의 패드 스위칭 회로.On one chip, depending on the bonding options of the semiconductor memory device Mode and Pad switching circuit selects one of two modes Above two pad Connected on and off by the bonding option Pad switching means (MN1, MN2), and Connected to the pad Buffer 10, and Depending on the on and off of the pad switching means (MN1, MN2) Pad or Connected to the pad Including buffer 20 Pad switching circuit (FIG. 3); Two Above two Connected on and off by the bonding option Pad switching means (MN3, MN4), and Connected to the pad Buffer 30, and Depending on the on and off of the pad switching means (MN3, MN4) Pad or Connected to the pad Including buffer 40 A pad switching circuit of a semiconductor memory device having a pad switching circuit (FIG. 4). 제1항에 있어서, 상기패드 스위칭 수단(MN2)이 오프될 때 플로우팅되는패드를 VSS전위로 고정시키기 위한 수단(NN5)과, 상기패드 스위칭 수단(MN4)이 오프될 때 플로우팅되는패드를 VSS전위로 고정시키기 위한 수단(MN6)를 구비하는 반도체 메모리 디바이스의 패드 스위칭 회로.The method of claim 1, wherein Floating when the pad switching means MN2 is turned off Means for securing the pad to the VSS potential (NN5), and Floating when the pad switching means MN4 is turned off Pad switching circuit of a semiconductor memory device, comprising means (MN6) for fixing the pad to the VSS potential. 제1항에 있어서, 상기패드 스위칭 수단(MN1) 및패드 스위칭 수단(MN3)의 게이트로 VDD이상의 전압(VPP)을 인가하기 위한 수단(A)을 구비하는 반도체 메모리 디바이스의 패드 스위칭 회로.The method of claim 1, wherein Pad switching means MN1 and A pad switching circuit of a semiconductor memory device, comprising means (A) for applying a voltage VPP equal to or greater than VDD to the gate of the pad switching means MN3. 반도체 메모리 디바이스의 본딩 옵션에 따라 한칩에서모드중 한가지를 선택할 수 있는 패드 스위칭 회로로서, 두개의상기패드와 연결되어 있는버퍼(11)와, 본딩 옵션에 따라 온,오프되는패드 스위칭 수단(MN1)을 거쳐 상기패드와 연결되는버퍼(21)와, ICAS 모드시패드를 일정단위(VSS)로 고정시키기 위한 수단(MN5)과, 2CAS 모드시 플로우팅되는버퍼(21)의 한 입력을 VSS전위로 고정시키기 위한 수단(MN7)을 포함하는패드 스위칭 회로(제5도)와; 두개의상기패드와 연결되어 있는버퍼와, 본딩 옵션에 따라 온,오프되는패드 스위칭 수단을 거쳐서 상기패드와 연결되는버퍼와, 1모드시패드를 일정전위로 고정시키기 위한 수단과, 2모드시 플로우팅되는버퍼의 한 입력을 VSS전위로 고정시키기 위한 수단을 포함하는패드 스위칭 회로를 구비하는 반도체 메모리 디바이스의 패드 스위칭 회로.On one chip, depending on the bonding options of the semiconductor memory device Pad switching circuit selects one of two modes remind Connected to the pad Buffer 11 and on and off depending on the bonding options Through the pad switching means MN1 Connected with pad Buffer 21 and ICAS Mode Means (MN5) for fixing the pads in a fixed unit (VSS) and is floated in the 2CAS mode. Means (MN7) for securing one input of the buffer 21 to the VSS potential A pad switching circuit (figure 5); Two remind Connected to the pad On and off depending on the buffer and bonding options Through the pad switching means Connected with pad With buffer 1 Mode Means for securing the pad to a constant potential, and 2 Floating in mode Means for securing one input of the buffer to the VSS potential A pad switching circuit of a semiconductor memory device having a pad switching circuit. 제4항에 있어서, 상기패드 스위칭수단(MN1) 및패드 스위칭 수단의 게이트로 VDD 이상의 전압(VPP)을 인가하기 위한 수단(A)을 구비하는 반도체 메모리 디바이스의 패드 스위칭 회로.The method of claim 4, wherein Pad switching means MN1 and A pad switching circuit of a semiconductor memory device, comprising means (A) for applying a voltage VPP equal to or greater than VDD to the gate of the pad switching means.
KR1019920009867A 1992-06-08 1992-06-08 Pad switching circuit of semiconductor memory device KR950004557B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920009867A KR950004557B1 (en) 1992-06-08 1992-06-08 Pad switching circuit of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920009867A KR950004557B1 (en) 1992-06-08 1992-06-08 Pad switching circuit of semiconductor memory device

Publications (2)

Publication Number Publication Date
KR940001157A KR940001157A (en) 1994-01-10
KR950004557B1 true KR950004557B1 (en) 1995-05-02

Family

ID=19334310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920009867A KR950004557B1 (en) 1992-06-08 1992-06-08 Pad switching circuit of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR950004557B1 (en)

Also Published As

Publication number Publication date
KR940001157A (en) 1994-01-10

Similar Documents

Publication Publication Date Title
US5283762A (en) Semiconductor device containing voltage converting circuit and operating method thereof
KR910003593B1 (en) Mode selection circuit for high integrated memory
US5414379A (en) Output buffer circuit for integrated circuit
JP2643872B2 (en) Bonding option circuit
JPH08242164A (en) Mode setting circuit
KR950004557B1 (en) Pad switching circuit of semiconductor memory device
KR19980058197A (en) Output pad circuit using control signal
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR100282449B1 (en) Abnormal bias voltage blocking device of semiconductor device
JPH0430396A (en) Semiconductor memory device
US6639445B2 (en) Semiconductor integrated circuit
KR100620666B1 (en) Bonding option pad of semiconductor device
KR100264727B1 (en) Internal voltage generater of semiconductor memory device
KR100223668B1 (en) Semiconductor memory device
KR100365431B1 (en) Bonding option circuit
KR100235967B1 (en) Semiconductor device of noise reduction type
KR100311114B1 (en) Signal input circuit of semiconductor memory device
KR100557538B1 (en) Command decording device of a SDRAM
KR0164799B1 (en) Semiconductor memory device performing two masking task in the same path
JPH09161484A (en) Differential amplification circuit and semiconductor memory using the same
KR100206603B1 (en) Data output buffer in semiconductor memory
KR100280436B1 (en) Output buffer for input level having tolerance
KR20100003928A (en) Semiconductor device and bonding option pad circuit thereof
KR100318428B1 (en) Input buffer of semiconductor memory device reduces current consumption
KR19980026625A (en) Mode setting circuit

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100423

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee