KR100365431B1 - Bonding option circuit - Google Patents

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    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Abstract

본 발명은 본딩 옵션 회로에 관한 것으로, 하나의 패드를 통해 입력되는 조건의 조합을 통하여 만들어지는 선택 신호를 모두 활용할 수 있도록 하여 불필요한 패드의 증가를 억제하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 패드와 저항, 엔채널 전압 검출부와 피채널 전압 검출부, 모드 출력부를 포함하여 이루어진다. 패드는 전원전압 또는 접지에 와이어 본딩 되거나 또는 플로팅 되어 패드 전압을 발생시켜서 입출력구조 선택 조건이 결정되도록 한다. 저항은 일단이 패드에 연결되고 타단이 전원전압의 1/2에 해당하는 VDD/2 전압에 연결된다. 엔채널 전압 검출부는 패드 전압이 입력되고, 패드가 전원전압에 연결되면 하이레벨의 엔채널 출력전압을 발생시키며, 패드가 접지에 연결되면 로우 레벨의 엔채널 출력전압을 발생시키고, 패드가 플로팅 상태이면 로우 레벨의 엔채널 출력 전압을 발생시키도록 이루어진다. 피채널 전압 검출부는 패드 전압이 입력되고, 패드가 전원전압에 연결되면 하이레벨의 피채널 출력전압을 발생시키며, 패드가 접지에 연결되면 로우레벨의 엔채널 출력전압을 발생시키고, 패드가 플로팅 상태이면 로우 레벨의 엔채널 출력 전압을 발생시키도록 이루어진다. 모드 출력부는 엔채널 출력전압과 피채널 출력전압의 논리값을 조합하여 복수개의 I/O 구조 선택 신호를 발생시킨다.The present invention relates to a bonding option circuit, and an object of the present invention is to suppress an unnecessary increase in pads by utilizing all of the selection signals made through a combination of conditions input through one pad. The present invention for this purpose comprises a pad and a resistor, an N-channel voltage detector, a channel voltage detector, and a mode output unit. The pad is wire-bonded or floated to the supply voltage or ground to generate the pad voltage to determine the input / output structure selection conditions. The resistor is connected at one end to the pad and at the other end to the VDD / 2 voltage, which is half of the supply voltage. The N-channel voltage detector generates a high-level en-channel output voltage when the pad voltage is input, the pad is connected to the power supply voltage, generates a low-level en-channel output voltage when the pad is connected to ground, and the pad is in a floating state. In this case, the low level en-channel output voltage is generated. When the pad voltage is input and the pad is connected to the power supply voltage, the channel voltage detector generates a high level channel output voltage. When the pad is connected to ground, the channel voltage detector generates a low level channel output voltage and the pad is in a floating state. In this case, the low level en-channel output voltage is generated. The mode output unit generates a plurality of I / O structure selection signals by combining the logic values of the N-channel output voltage and the P-channel output voltage.

Description

본딩 옵션 회로{Bonding option circuit}Bonding option circuit

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 본딩 옵션 회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly to a bonding option circuit of a semiconductor integrated circuit.

반도체 집적회로에서는 설계와 테스트 과정의 편리함을 추구하기 위하여 반도체 칩에 다양한 옵션의 회로를 구성하고, 외부에서 조건을 입력하여 이 가운데 필요한 회로를 선택하도록 한다. 예를 들면, 하나의 반도체 메모리를 ×4, ×8, ×16과 같은 다양한 입출력 구조 가운데 하나를 갖도록 설계할 때, 하나의 칩에 ×4, ×8, ×16의 입출력 구조를 모두 구현하고, 외부로부터 입력되는 조건에 따라 이 가운데 하나의 입출력 구조만이 선택되도록 한다. 일반적으로 하나의 입출력 구조를 선택하기 위한 외부로부터의 선택 조건 입력은 칩 외부에 입출력 구조를 선택하기 위한 패드(Pad)를 형성하고 이 패드에 신호를 인가하도록 하여 구현한다.In the semiconductor integrated circuit, in order to facilitate the design and test process, various optional circuits are composed on the semiconductor chip, and external conditions are input to select the required circuit among them. For example, when one semiconductor memory is designed to have one of various input / output structures such as × 4, × 8, and × 16, all the input / output structures of × 4, × 8, and × 16 are implemented on one chip. Only one input / output structure is selected among them according to a condition input from the outside. In general, the selection condition input from the outside for selecting one input / output structure is implemented by forming a pad for selecting the input / output structure outside the chip and applying a signal to the pad.

패드는 리드 프레임과 칩에 형성된 집적 회로와의 배선을 위한 것으로서, 칩 위에 형성된다. 패드에는 외부 전원전압 레벨의 신호가 가해진다. 따라서 이 패드에 가해지는 신호를 칩 내부 전압 레벨의 논리 신호로 변환하기 위한 버퍼가 필요하다. 선택 가능한 구조가 다수개인 경우에는 두 개 이상의 패드를 통해 선택 조건을 입력하고 이 조건을 디코딩 하여 다수개의 선택 구조 가운데 하나를 선택할 수 있도록 한다. 이와 같은 회로를 본딩 옵션 회로라 한다.The pad is for wiring between the lead frame and the integrated circuit formed on the chip, and is formed on the chip. The pad is supplied with an external power supply voltage level signal. Therefore, a buffer is needed to convert the signal applied to the pad into a logic signal of the chip internal voltage level. In the case of multiple selectable structures, a selection condition is input through two or more pads, and the condition is decoded to select one of the plurality of selection structures. Such a circuit is called a bonding option circuit.

도 1은 종래의 본딩 옵션 회로를 나타낸 도면이다. 도 1에 나타낸 바와 같이, 패드(102)와 저항(104), 인버터 체인(106)이 제 1 구조선택조건 입력 경로를 형성한다. 이 제 1 구조선택조건 입력 경로를 통하여 I/O 구조 선택 신호(BPX8)가 발생한다. 또 다른 패드(110)와 저항(112), 인버터 체인(114)이 제 2 구조선택조건 입력 경로를 형성한다. 이 제 2 구조선택조건 입력 경로를 통하여 I/O 구조 선택 신호(BPX16)가 발생한다. 노어 게이트(108)는 상술한 두 I/O 구조 선택 신호(BPX8)(BPX16)를 조합하여 I/O 구조 선택 신호(BPX4)를 발생시킨다.1 is a diagram illustrating a conventional bonding option circuit. As shown in Fig. 1, the pad 102, the resistor 104, and the inverter chain 106 form a first structure selection condition input path. The I / O structure selection signal BPX8 is generated through this first structure selection condition input path. Another pad 110, resistor 112, and inverter chain 114 form a second structure selection condition input path. The I / O structure selection signal BPX16 is generated through this second structure selection condition input path. The NOR gate 108 combines the two I / O structure selection signals BPX8 and BPX16 described above to generate an I / O structure selection signal BPX4.

도 2는 종래의 본딩 옵션 회로의 동작을 설명하기 위한 도면이다. ×4의 구조를 선택하기 위해서는 I/O 구조 선택 신호(BPX4)가 활성화되어야 하는데, 이 경우의 패드 조건은 두 패드를 모두 플로팅 시키는 것이다. ×8의 구조를 선택하기 위해서는 I/O 구조 선택 신호(BPX8)가 활성화되어야 하며, 이 경우에는 패드(102)를 접지(VSS)에 연결하고 패드(104)를 플로팅 시킨다. ×16의 구조를 선택하기 위해서는 I/O 구조 선택 신호(BPX16)가 활성화되어야 하며, 이 경우에는 패드(102)를 플로팅 시키고, 패드(104)를 접지(VSS)에 연결한다. 두 개의 패드를 통해 선택 조건을 입력하고, 이를 조합하여 선택 신호를 발생시키므로, 선택 가능한 구조가 세 개인 경우에는 하나의 불필요한 조합이 발생한다. 이는 곧 두 개의 패드가 비효율적으로 사용되는 것으로서, 이와 같은 패드의 불필요한 증가는 칩 사이즈 및 패키지 사이즈를 크게 증가시키는 원인이 된다.2 is a view for explaining the operation of the conventional bonding option circuit. In order to select the x4 structure, the I / O structure selection signal BPX4 must be activated. In this case, the pad condition is to float both pads. In order to select a structure of x8, the I / O structure selection signal BPX8 must be activated. In this case, the pad 102 is connected to the ground VSS and the pad 104 is floated. In order to select the x16 structure, the I / O structure selection signal BPX16 must be activated. In this case, the pad 102 is floated and the pad 104 is connected to the ground VSS. Since the selection conditions are input through the two pads and the combination is generated to generate a selection signal, in the case of three selectable structures, one unnecessary combination occurs. This is because two pads are inefficiently used, and an unnecessary increase in such pads causes a large increase in chip size and package size.

본 발명에 따른 본딩 옵션 회로는 하나의 패드를 통해 입력되는 조건의 조합을 통하여 만들어지는 선택 신호를 모두 활용할 수 있도록 하여 불필요한 패드의 증가를 억제하는데 그 목적이 있다.The bonding option circuit according to the present invention has an object of suppressing unnecessary pad increase by utilizing all of the selection signals made through a combination of conditions input through one pad.

이와 같은 목적의 본 발명은 패드와 저항, 엔채널 전압 검출부와 피채널 전압 검출부, 모드 출력부를 포함하여 이루어진다. 패드는 전원전압 또는 접지에 와이어 본딩 되거나 또는 플로팅 되어 패드 전압을 발생시켜서 입출력구조 선택 조건이 결정되도록 한다. 저항은 일단이 패드에 연결되고 타단이 전원전압의 1/2에 해당하는 VDD/2 전압에 연결된다. 엔채널 전압 검출부는 패드 전압이 입력되고, 패드가 전원전압에 연결되면 하이레벨의 엔채널 출력전압을 발생시키며, 패드가 접지에 연결되면 로우 레벨의 엔채널 출력전압을 발생시키고, 패드가 플로팅 상태이면 로우 레벨의 엔채널 출력 전압을 발생시키도록 이루어진다. 피채널 전압 검출부는 패드 전압이 입력되고, 패드가 전원전압에 연결되면 하이레벨의 피채널 출력전압을 발생시키며, 패드가 접지에 연결되면 로우레벨의 엔채널 출력전압을 발생시키고, 패드가 플로팅 상태이면 로우 레벨의 엔채널 출력 전압을 발생시키도록 이루어진다. 모드 출력부는 엔채널 출력전압과 피채널 출력전압의 논리값을 조합하여 복수개의 I/O 구조 선택 신호를 발생시킨다.The present invention for this purpose comprises a pad and a resistor, an N-channel voltage detector, a channel voltage detector, and a mode output unit. The pad is wire-bonded or floated to the supply voltage or ground to generate the pad voltage to determine the input / output structure selection conditions. The resistor is connected at one end to the pad and at the other end to the VDD / 2 voltage, which is half of the supply voltage. The N-channel voltage detector generates a high-level en-channel output voltage when the pad voltage is input, the pad is connected to the power supply voltage, generates a low-level en-channel output voltage when the pad is connected to ground, and the pad is in a floating state. In this case, the low level en-channel output voltage is generated. When the pad voltage is input and the pad is connected to the power supply voltage, the channel voltage detector generates a high level channel output voltage. When the pad is connected to ground, the channel voltage detector generates a low level channel output voltage and the pad is in a floating state. In this case, the low level en-channel output voltage is generated. The mode output unit generates a plurality of I / O structure selection signals by combining the logic values of the N-channel output voltage and the P-channel output voltage.

도 1은 종래의 본딩 옵션 회로를 나타낸 도면.1 shows a conventional bonding option circuit.

도 2는 종래의 본딩 옵션 회로의 동작을 설명하기 위한 도면.2 is a view for explaining the operation of the conventional bonding option circuit.

도 3은 본 발명에 따른 본딩 옵션 회로를 나타낸 도면.3 illustrates a bonding option circuit in accordance with the present invention.

도 4는 본 발명에 따른 본딩 옵션 회로의 동작을 설명하기 위한 도면.4 is a view for explaining the operation of the bonding option circuit according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

본 발명에 따른 본딩 옵션 회로의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 본딩 옵션 회로를 나타낸 도면이고, 도 4는 본 발명에 따른 본딩 옵션 회로의 동작을 설명하기 위한 도면이다. 도 3에 나타낸 바와 같이, 본 발명에 따른 본딩 옵션 회로는 전압 발생부(302)와 본딩 패드부(304), 엔채널 전압 검출부(306), 피채널 전압 검출부(308), 모드 출력부(310)를 포함하여 이루어진다.A preferred embodiment of the bonding option circuit according to the present invention will be described with reference to FIGS. 3 and 4 as follows. First, FIG. 3 is a diagram illustrating a bonding option circuit according to the present invention, and FIG. 4 is a diagram for describing an operation of the bonding option circuit according to the present invention. As shown in FIG. 3, the bonding option circuit according to the present invention includes a voltage generator 302, a bonding pad unit 304, an n-channel voltage detector 306, a channel-channel voltage detector 308, and a mode output unit 310. )

전압 발생부(302)는 VDD/2 전압 발생부(312)와 바이어스 전압 발생부(314)로 구성된다. VDD/2 전압 발생부(312)는 전원전압(VDD)의 1/2에 해당하는 VDD/2 전압(VHVDD)을 발생시킨다. 바이어스 전압 발생부(314)는 엔모스 트랜지스터의 임계전압(VTN)과 동일한 크기의 엔채널 바이어스 전압(VREFN)을 발생시키고, 또 피모스 트랜지스터의 임계전압(VTP)과 동일한 크기의 피채널 바이어스 전압(VREFP)을 발생시킨다.The voltage generator 302 includes a VDD / 2 voltage generator 312 and a bias voltage generator 314. The VDD / 2 voltage generator 312 generates a VDD / 2 voltage V HVDD corresponding to 1/2 of the power supply voltage VDD. The bias voltage generator 314 generates an N-channel bias voltage V REFN having the same magnitude as the threshold voltage V TN of the NMOS transistor, and also has a voltage equal to the threshold voltage V TP of the PMOS transistor. Generate a channel bias voltage (V REFP ).

본딩 패드부(304)는 패드(316)와 저항(318)으로 구성된다. 패드(316)는 전원전압(VDD) 또는 접지(VSS)에 와이어 본딩(wire bonding)되거나 또는 플로팅(floating)되어 입출력구조 선택 조건이 결정되도록 한다. 저항(318)은 패드(316)와 VDD/2 전압(VHVDD) 사이에 연결되어 패드(316)가 플로팅 되었을 때 패드전압(VPAD0)의 크기가 VDD/2 전압(VHVDD)이 되도록 한다. 패드(316)가 전원전압(VDD)에 연결(와이어 본딩)되면 패드 전압(VPAD0)은 전원전압(VDD) 레벨이 되고, 접지(VSS)에 연결되면 패드 전압(VPAD0)은 전원전압(VDD) 레벨이 된다. 패드(316)가 플로팅 되면, 즉 와이어로 본딩되지 않으면, 패드(316)를 통해 전류가 흐르지 않으므로 VDD/2 전압(VHVDD)이 그대로 패드 전압(VPAD0)이 된다.The bonding pad portion 304 is composed of a pad 316 and a resistor 318. The pad 316 is wire bonded or floated to the power supply voltage VDD or ground VSS to determine the input / output structure selection condition. The resistor 318 is connected between the pad 316 and the VDD / 2 voltage (V HVDD ) so that when the pad 316 is floated, the magnitude of the pad voltage V PAD0 becomes the VDD / 2 voltage (V HVDD ). . When the pad 316 is connected to the power supply voltage VDD (wire bonding), the pad voltage V PAD0 becomes the power supply voltage VDD level. When the pad 316 is connected to the ground VSS, the pad voltage V PAD0 becomes the power supply voltage ( VND ). VDD) level. If the pad 316 is floating, that is, not bonded to the wire, no current flows through the pad 316, so that the VDD / 2 voltage V HVDD becomes the pad voltage V PAD0 as it is.

엔채널 전압 검출부(306) 전류미러 차동 증폭기(current mirror differential amplifier)로 구성된다. 피모스 트랜지스터(320)(322)는 능동 부하를 형성하는데, 피모스 트랜지스터(320)(322)의 각각의 게이트는 엔모스 트랜지스터(324)의 드레인 전압에 의해 제어된다. 엔모스 트랜지스터(324)(326)는 구동 트랜지스터로 동작한다. 엔모스 트랜지스터(324)의 게이트는 패드 전압(VPAD0)에 의해 제어되고, 엔모스 트랜지스터(326)의 게이트는 엔채널 구동전압(VA0)에 의해 제어된다. 엔채널 구동전압(VA0)은 VDD-VTN레벨이며, 다이오드 연결된 엔모스 트랜지스터(330)를 통하여 공급된다. 엔모스 트랜지스터(328)는 전류원을 형성하는데, 이 엔모스 트랜지스터(328)의 게이트는 엔채널 바이어스 전압(VREFN)에 의해 제어된다.The N-channel voltage detector 306 is configured of a current mirror differential amplifier. PMOS transistors 320 and 322 form an active load, with each gate of PMOS transistors 320 and 322 controlled by the drain voltage of NMOS transistor 324. The NMOS transistors 324 and 326 operate as driving transistors. The gate of the NMOS transistor 324 is controlled by the pad voltage V PAD0 , and the gate of the NMOS transistor 326 is controlled by the N-channel driving voltage V A0 . The N-channel driving voltage V A0 is at the VDD-V TN level and is supplied through the diode-connected NMOS transistor 330. The NMOS transistor 328 forms a current source, and the gate of the NMOS transistor 328 is controlled by the N channel bias voltage V REFN .

패드(316)가 전원전압(VDD)에 연결되면 패드 전압(VPAD0)은 전원전압(VDD) 레벨이다. 이 경우 엔모스 트랜지스터(324)를 구동하는 패드 전압(VPAD0)이 엔모스 트랜지스터(326)를 구동하는 엔채널 구동전압(VA0)보다 높기 때문에 엔채널 출력전압(VA1)은 하이레벨이다.When the pad 316 is connected to the power supply voltage VDD, the pad voltage V PAD0 is at the power supply voltage VDD level. In this case, since the pad voltage V PAD0 driving the NMOS transistor 324 is higher than the N-channel driving voltage V A0 driving the NMOS transistor 326, the N-channel output voltage V A1 is at a high level. .

패드(316)가 접지(VSS)에 연결되면 패드 전압(VPAD0)은 접지(VSS) 레벨이다. 이 경우에는 엔모스 트랜지스터(324)를 구동하는 패드 전압(VPAD0)보다 엔모스 트랜지스터(326)를 구동하는 엔채널 구동전압(VA0)이 높기 때문에 엔채널 출력전압(VA1)은 로우레벨이다.When the pad 316 is connected to ground VSS, the pad voltage V PAD0 is at ground VSS level. In this case, since the N-channel driving voltage V A0 driving the NMOS transistor 326 is higher than the pad voltage V PAD0 driving the NMOS transistor 324, the N-channel output voltage V A1 is at a low level. to be.

패드(316)가 플로팅 상태이면 패드 전압(VPAD0)은 VDD/2 전압(VHVDD)과 동일하다. 이 경우 엔모스 트랜지스터(326)를 구동하는 엔채널 구동전압(VA0)이 엔모스 트랜지스터(324)를 구동하는 패드 전압(VPAD0)보다 높기 때문에 엔채널 출력 전압(VA1)은 로우레벨이다.When the pad 316 is in a floating state, the pad voltage V PAD0 is equal to the VDD / 2 voltage V HVDD . In this case, since the N-channel driving voltage V A0 driving the NMOS transistor 326 is higher than the pad voltage V PAD0 driving the NMOS transistor 324, the N-channel output voltage V A1 is at a low level. .

피채널 전압 검출부(308)는 전류미러 차동 증폭기로 구성된다. 엔모스 트랜지스터(338)(340)는 능동 부하를 형성하며, 이 엔모스 트랜지스터(338)(340)의 각각의 게이트는 피모스 트랜지스터(334)의 드레인 전압에 의해 제어된다. 피모스 트랜지스터(334)(336)는 구동 트랜지스터로 동작한다. 피모스 트랜지스터(334)의 게이트는 패드 전압(VPAD0)에 의해 제어되고, 피모스 트랜지스터(336)의 게이트는 피채널 구동전압(VB0)에 의해 제어된다. 피채널 구동전압(VB0)은 VSS+｜VTP｜ 레벨이며, 다이오드 연결된 피모스 트랜지스터(344)와 저항(342)에 의해 만들어진다. 피모스 트랜지스터(332)는 전류원을 형성하는데, 이 피모스 트랜지스터(332)의 게이트는 피채널 바이어스 전압(VREFN)에 의해 제어된다.The channel voltage detector 308 is configured as a current mirror differential amplifier. NMOS transistors 338 and 340 form an active load, and each gate of the NMOS transistors 338 and 340 is controlled by the drain voltage of the PMOS transistor 334. PMOS transistors 334 and 336 operate as driving transistors. The gate of the PMOS transistor 334 is controlled by the pad voltage V PAD0 , and the gate of the PMOS transistor 336 is controlled by the channel driving voltage V B0 . The channel driven voltage V B0 is at VSS + | V TP | level and is made by the diode-connected PMOS transistor 344 and the resistor 342. PMOS transistor 332 forms a current source, the gate of which is controlled by the channel bias voltage V REFN .

패드(316)가 전원전압(VDD)에 연결되면, 패드 전압(VPAD0)은 전원전압(VDD) 레벨이다. 이 경우 피모스 트랜지스터(334)를 구동하는 패드 전압(VPAD0)이 피모스 트랜지스터(336)를 구동하는 피채널 구동전압(VB0)보다 높기 때문에 피채널 출력전압(VB1)은 하이레벨이다.When the pad 316 is connected to the power supply voltage VDD, the pad voltage V PAD0 is at the power supply voltage VDD level. In this case, since the pad voltage V PAD0 driving the PMOS transistor 334 is higher than the channel driving voltage V B0 driving the PMOS transistor 336, the P-channel output voltage V B1 is at a high level. .

패드(316)가 접지(VSS)에 연결되면, 패드 전압(VPAD0)은 접지(VSS) 레벨이다. 이 경우에는 피모스 트랜지스터(334)를 구동하는 패드 전압(VPAD0)보다 피모스 트랜지스터(336)를 구동하는 피채널 구동전압(VB0)이 높기 때문에 엔채널 출력전압(VA1)은 로우레벨이다.When pad 316 is connected to ground VSS, pad voltage V PAD0 is at ground VSS level. In this case, since the channel driving voltage V B0 driving the PMOS transistor 336 is higher than the pad voltage V PAD0 driving the PMOS transistor 334, the N-channel output voltage V A1 is at a low level. to be.

패드(316)가 플로팅 상태이면, 패드 전압(VPAD0)은 VDD/2 전압(VHVDD)과 동일하다. 이 경우 엔모스 트랜지스터(326)를 구동하는 엔채널 구동전압(VA0)이 엔모스 트랜지스터(324)를 구동하는 패드 전압(VPAD0)보다 높기 때문에 엔채널 출력 전압(VA1)은 로우레벨이다.When the pad 316 is in a floating state, the pad voltage V PAD0 is equal to the VDD / 2 voltage V HVDD . In this case, since the N-channel driving voltage V A0 driving the NMOS transistor 326 is higher than the pad voltage V PAD0 driving the NMOS transistor 324, the N-channel output voltage V A1 is at a low level. .

엔채널 바이어스 전압(VREFN)과 피채널 바이어스 전압(VREFP)은 각 전압 검출부(206)(208)의 전류원인 엔모스 트랜지스터(228)와 피모스 트랜지스터(232)를 겨우 턴 온 시키는 정도이므로, 각 전압 검출부(206)(208)에서의 전력 소모를 크게 줄인다.Since the N-channel bias voltage V REFN and the P-channel bias voltage V REFP only turn on the NMOS transistor 228 and the PMOS transistor 232 which are current sources of the voltage detectors 206 and 208. In this case, power consumption in each voltage detector 206 or 208 is greatly reduced.

모드 출력부(310)는 엔채널 출력전압(VA1)과 피채널 출력전압(VB1)을 논리 신호로 변환한 다음 조합하여 세 개의 I/O 구조 선택 신호(BPX4)(BPX8)(BPX16)를 발생시킨다. 하이레벨 전압은 논리 1의 신호로 변환되고, 로우레벨 전압은 논리 0의 신호로 변환된다. 직렬 연결되는 인버터(346)(348)는 엔채널 출력전압(VA1)의 논리값을 그대로 반영하여 I/O 구조 선택 신호(BPX8)로 변환 출력한다. 인버터(350)는 피채널 출력전압(VB1)의 논리값을 반전시켜서 I/O 구조 선택 신호(BPX16)로 변환 출력한다. 노어 게이트(352)는 두 개의 I/O 구조 선택 신호(BPX8)(BPX16)의 논리값을 입력받아 I/O 구조 선택 신호(BPX16)를 발생시킨다. I/O 구조 선택 신호(BPX16)는 나머지 두 개의 I/O 구조 선택 신호(BPX4)(BPX16)가 모두 논리 0일 때에만 논리값 1을 가지며, 나머지 경우에는 모두 논리 0의 값을 갖는다.The mode output unit 310 converts the N-channel output voltage V A1 and the P-channel output voltage V B1 into a logic signal, and then combines the three I / O structure selection signals BPX4 and BPX8 and BPX16. Generates. The high level voltage is converted into a signal of logic 1, and the low level voltage is converted into a signal of logic 0. Inverters 346 and 348 connected in series convert the output value to the I / O structure selection signal BPX8 by reflecting the logic value of the N-channel output voltage V A1 as it is. The inverter 350 inverts the logic value of the channel output voltage V B1 and converts it into an I / O structure selection signal BPX16. The NOR gate 352 receives the logic values of two I / O structure selection signals BPX8 and BPX16 and generates an I / O structure selection signal BPX16. The I / O structure selection signal BPX16 has a logic value of 1 only when the two remaining I / O structure selection signals BPX4 and BPX16 are all logical 0s, and in all other cases, the I / O structure selection signal BPX16 has a logic 0 value.

도 4에 나타낸 바와 같이, 본 발명에 따른 본딩 옵션 회로는, ×4의 입출력 구조를 선택하기 위하여 단지 패드(316)를 플로팅시키는것만으로 충분한다. 이 때 엔채널 출력전압(VA1)은 로우레벨, 피채널 출력전압(VB1)은 하이레벨이 되며, 이로 인하여 I/O 구조 선택 신호(BPX4)만이 논리 1의 값을 갖는다.As shown in Fig. 4, the bonding option circuit according to the present invention is sufficient to simply float the pad 316 to select the input / output structure of x4. At this time, the N-channel output voltage V A1 is at a low level, and the output channel V B1 is at a high level. As a result, only the I / O structure selection signal BPX4 has a logic 1 value.

×8 입출력 구조는 패드(316)를 전원전압(VDD)에 연결함으로써 선택 가능한데, 이 때 엔채널 출력전압(VA1)과 피채널 출력전압(VB1)이 모두 하이레벨이 되며, 이로 인하여 I/O 구조 선택 신호(BPX8)만이 논리 1의 값을 갖는다.The x8 input / output structure can be selected by connecting the pad 316 to the power supply voltage VDD, where both the N-channel output voltage V A1 and the P-channel output voltage V B1 become high levels. Only the / O structure selection signal BPX8 has a value of logic 1.

×16 입출력 구조는 패드(316)를 접지(VSS)에 연결함으로써 선택 가능하며, 이 때엔채널 출력전압(VA1)과 피채널 출력전압(VB1)이 모두 로우 레벨이 되며, 이로 인하여 I/O 구조 선택 신호(BPX16)만이 논리 1의 값을 갖는다.The x16 input / output structure can be selected by connecting the pad 316 to ground (VSS), where both the channel output voltage (V A1 ) and the channel output voltage (V B1 ) are at a low level. Only the / O structure selection signal BPX16 has a value of logic 1.

본 발명에 따른 본딩 옵션 회로는 하나의 패드를 통해 입력되는 조건의 조합을 통하여 만들어지는 선택 신호를 모두 활용할 수 있도록 하여 불필요한 패드의 증가를 억제하는 효과가 있다.The bonding option circuit according to the present invention can utilize all of the selection signals made through the combination of conditions input through one pad, thereby suppressing unnecessary pad increase.

Claims (6)

전원전압 또는 접지에 와이어 본딩 되거나 또는 플로팅 되어 패드 전압을 발생시켜서 입출력구조 선택 조건이 결정되도록 하는 패드와;A pad that is wire-bonded or floated to a power supply voltage or ground to generate a pad voltage to determine an input / output structure selection condition; 일단이 상기 패드에 연결되고 타단이 상기 전원전압의 1/2에 해당하는 VDD/2 전압에 연결되는 저항과;A resistor having one end connected to the pad and the other end connected to a VDD / 2 voltage corresponding to 1/2 of the power supply voltage; 상기 패드 전압이 입력되고, 상기 패드가 상기 전원전압에 연결되면 하이레벨의 엔채널 출력전압을 발생시키며, 상기 패드가 접지에 연결되면 로우 레벨의 상기 엔채널 출력전압을 발생시키고, 상기 패드가 플로팅 상태이면 로우 레벨의 상기 엔채널 출력 전압을 발생시키도록 이루어지는 엔채널 전압 검출부와;When the pad voltage is input and the pad is connected to the power supply voltage, a high level en-channel output voltage is generated. When the pad is connected to ground, the pad channel is generated at a low level, and the pad is floating. A N-channel voltage detector configured to generate the N-channel output voltage at a low level when in a state; 상기 패드 전압이 입력되고, 상기 패드가 전원전압에 연결되면 하이레벨의 피채널 출력전압을 발생시키며, 상기 패드가 접지에 연결되면 로우레벨의 상기 엔채널 출력전압을 발생시키고, 상기 패드가 플로팅 상태이면 로우 레벨의 상기 엔채널 출력 전압을 발생시키도록 이루어지는 피채널 전압 검출부와;When the pad voltage is input and the pad is connected to a power supply voltage, a high level channel output voltage is generated. When the pad is connected to ground, the pad channel generates a low level channel output voltage, and the pad is in a floating state. A channel voltage detector configured to generate the N-channel output voltage at a low level; 상기 엔채널 출력전압과 상기 피채널 출력전압의 논리값을 조합하여 복수개의 I/O 구조 선택 신호를 발생시키는 모드 출력부를 포함하는 본딩 옵션 회로.And a mode output unit configured to generate a plurality of I / O structure selection signals by combining the logic values of the N-channel output voltage and the P-channel output voltage. 청구항 1에 있어서, 상기 엔채널 전압 검출부가 제 1 전류미러 차동 증폭기로 구성되고, 상기 제 1 전류미러 차동 증폭기는,The method according to claim 1, wherein the N-channel voltage detection unit is composed of a first current mirror differential amplifier, the first current mirror differential amplifier, 능동 부하를 형성하는 제 1 및 제 2 피모스 트랜지스터와;First and second PMOS transistors forming an active load; 상기 패드 전압에 의해 게이트가 제어되는 제 1 엔모스 트랜지스터와, 엔채널 구동전압에 의해 제어되는 제 2 엔모스 트랜지스터가 구동 트랜지스터를 형성하며;A first NMOS transistor whose gate is controlled by the pad voltage and a second NMOS transistor controlled by an N-channel driving voltage form a driving transistor; 엔채널 바이어스 전압에 의해 게이트가 제어되는 엔모스 트랜지스터가 전류원을 형성하도록 이루어지는 것이 특징인 본딩 옵션 회로.A bonding option circuit characterized in that an NMOS transistor whose gate is controlled by an N-channel bias voltage is formed to form a current source. 청구항 2에 있어서, 상기 엔채널 구동전압은 VDD-VTN레벨인 본딩 옵션 회로.The bonding option circuit of claim 2, wherein the N-channel driving voltage is at a VDD-V TN level. 청구항 1에 있어서, 상기 피채널 전압 검출부가 제 2 전류미러 차동 증폭기로 구성되고, 상기 제 2 전류미러 차동 증폭기는,The method according to claim 1, wherein the channel voltage detection unit is configured of a second current mirror differential amplifier, the second current mirror differential amplifier, 능동 부하를 형성하는 제 4 및 제 5 엔모스 트랜지스터와;Fourth and fifth NMOS transistors forming an active load; 상기 패드 전압에 의해 게이트가 제어되는 제 3 피모스 트랜지스터와 피채널 구동전압에 의해 게이트가 제어되는 피모스 트랜지스터가 구동 트랜지스터를 형성하며,A third PMOS transistor whose gate is controlled by the pad voltage and a PMOS transistor whose gate is controlled by a channel driving voltage form a driving transistor, 피채널 바이어스 전압에 의해 게이트가 제어되는 피모스 트랜지스터가 전류원을 형성하도록 이루어지는 것이 특징인 본딩 옵션 회로.Bonding option circuit characterized in that the PMOS transistor whose gate is controlled by the channel bias voltage is formed to form a current source. 청구항 4에 있어서, 상기 피채널 구동 전압은 VSS+｜VTP｜ 레벨인 본딩 옵션 회로.5. The bonding option circuit of claim 4, wherein the channel driven voltage is at VSS + | V TP | level. 청구항 1에 있어서, 상기 모드 출력부는,The method of claim 1, wherein the mode output unit, 상기 엔채널 출력전압의 논리값을 그대로 반영하여 제 1 I/O 구조 선택 신호로 변환 출력하는 직렬 연결되는 짝수개의 제 1 인버터와;An even numbered first inverter connected in series for converting and outputting the first I / O structure selection signal by reflecting the logic value of the N-channel output voltage as it is; 상기 피채널 출력전압의 논리값을 반전시켜서 제 2 I/O 구조 선택 신호로 변환 출력하는 홀수개의 제 2 인버터와;An odd number of second inverters for inverting the logic value of the channel output voltage and converting the result into a second I / O structure selection signal; 상기 제 1 및 제 2 I/O 구조 선택 신호의 논리값을 입력받아 제 3 I/O 구조 선택 신호를 발생시키는 노어 게이트를 포함하여 이루어지는 본딩 옵션 회로.And a NOR gate configured to receive logic values of the first and second I / O structure selection signals and generate a third I / O structure selection signal.
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