KR950002201B1 - Manufacturing method of mosfet and its structure - Google Patents
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Abstract
Description
제 1 도a∼e는 본 발명의 공정도이며,1A to 1E are process drawings of the present invention,
제 2 도f는 본 발명의 공정에 다른 MOS 트랜지스터 장치의 단면 구조도이다.2F is a cross-sectional structural view of a MOS transistor device according to the process of the present invention.
본 발명은 MOS 트랜지스터에 관한 것으로, 특히 트랜지스터의 파괴 전압(breakdown voltage)과 소자 분리 내압(isolation breakdown voltage) 및 펀치 드루(punch through) 특성 개선을 위한 MOS 트랜지스터 소자의 제조방법과 이에 따른 장치 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor, and more particularly, to a method of manufacturing a MOS transistor device for improving breakdown voltage, isolation breakdown voltage, and punch through characteristics of a transistor and a device structure thereof. It is about.
MOS 트랜지스터는 입력되는 특정 전압에서 활성화될 수 있는데 이 전압을 문턱전압이라 칭하고 있고, 이 전압은 소자 제공 공정 중에 임의로 조절될 수 있다.The MOS transistor may be activated at a specific input voltage, which is called a threshold voltage, which may be arbitrarily adjusted during the device provision process.
문턱전압의 조정은 게이트 전극 밑의 반도체 기판 영역으로서 특히 소오스와 드레인 간의 영역인 채널 영역에 불순물 층을 형성하고 농도 크기에 의해 문턱 전압이 조정된다.The adjustment of the threshold voltage forms an impurity layer in the semiconductor substrate region under the gate electrode, particularly in the channel region, which is a region between the source and the drain, and the threshold voltage is adjusted by the concentration magnitude.
이를 위한 종래 공정을 살펴보면, 먼저 채널 스톱층을 갖는 소자 분리 영역으로 정의된 활성영역상에 게이트 산화막을 전면 형성한 후에, 문턱 전압 조절용 불순물 이온을 기판에 주입한다.Referring to the conventional process for this purpose, first, the gate oxide film is entirely formed on the active region defined as the device isolation region having the channel stop layer, and then the impurity ions for controlling the threshold voltage are implanted into the substrate.
따라서 이 불순물 이온층은 소자 분리를 위한 필드 산화막의 버드 빅(bird beak) 부분의 하부에서 고농도 기판과 소오스, 드레인 영역을 서로 접촉하게 하고, 또한 소오스와 드레인 영역간 채널 영역의 상기 주입된 이온층이 소오스 드레인 영역과 서로 접촉하게 된다.Therefore, the impurity ion layer contacts a high concentration substrate, a source and a drain region at the lower part of the bird beak portion of the field oxide film for device isolation, and the implanted ion layer in the channel region between the source and drain regions It comes into contact with the area.
더욱 구체적으로 설명하면 MOS 트랜지스터의 문턱 전압 조정을 위한 불순물 이온 주입을 게이트 산화막 형성후에 전면에 실시하므로써, 기판 표면에서 균일하게 기판농도를 증가시키게 되고, 또한, 고농도의 소오스, 드레인 접합이 게이트 전극 하부에서 상기 불순물 층이 접촉하게 되고 그리고 필드 산화막에 대해서도 언급한 바와 같다.More specifically, the impurity ion implantation for adjusting the threshold voltage of the MOS transistor is performed on the entire surface after the gate oxide film is formed, so that the substrate concentration is uniformly increased on the substrate surface. In this case, the impurity layer is brought into contact with each other, and the same as for the field oxide film.
이와 같이 고농도의 소오스, 드레인 영역이 고농도의 기판과 접촉하게 되므로 소오스, 드레인 영역에 전압을 인가할때 공핍층의 두께가 줄어둘게 된다. 따라서 접합 파괴 전압은 공핍층의 두께와 비례 관계에 있으므로 문턱 전압 조정을 위한 불순물 이온 주입량을 증가시킬수록 공핍층의 두께가 줄어들므로 접합 파괴 전압이 낮아져 낮은 전압에서도 소자가 파괴되는 결과를 초래한다.As such, since the source and drain regions of high concentration are in contact with the substrate of high concentration, the thickness of the depletion layer is reduced when a voltage is applied to the source and drain regions. Therefore, since the junction breakdown voltage is proportional to the thickness of the depletion layer, the thickness of the depletion layer decreases as the amount of impurity ion implantation for adjusting the threshold voltage decreases, resulting in the device breaking even at a low voltage because the junction breakdown voltage decreases.
한편, MOS 트랜지스터가 더욱 미세화 되는 경향에 따라서 소오스와 드레인의 공핍층이 서로 접촉하게 되어 소오스 드레인간 누설 전류 특성, 즉 펀치드루 특성이 유발되는데 이는 문턱 전압 조정을 위한 불순물 이온 주입으로 인해 기판 표면에 고농도 불순물 층이 형성되기 때문이다. 불순물 이온 주입의 에너지를 증가시키어 기판의 농도를 기판 표면에서 깊숙한 깊이 즉 소오스, 드레인 접합의 깊이까지 증가시킬 경우, 더 넓은 면적에서 고농도의 기판 영역과 소오스, 드레인 접합이 접촉하므로 다소 펀치드루 현상이 개선되더라도 소오스, 드레인의 접합 용량이 증대하고 파괴 전압은 더욱 약화된다.On the other hand, as the MOS transistors become more miniaturized, source and drain depletion layers come into contact with each other, causing leakage current characteristics, that is, punch-through characteristics, between the source and drain, which are caused by impurity ion implantation for adjusting the threshold voltage. This is because a high concentration impurity layer is formed. Increasing the energy of impurity ion implantation to increase the concentration of the substrate to a depth deep from the surface of the substrate, that is, the depth of the source and drain junctions, the punched-up phenomenon is more likely due to the contact of the high concentration substrate region with the source and drain junctions in a larger area. Even if it is improved, the junction capacity of the source and drain is increased and the breakdown voltage is further weakened.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 게이트 전극 폭보다 작은폭의 개구부를 통해 MOS 트랜지스터의 문턱 전압 조정을 위한 불순물 이온 주입을 행하여 불순물 이온 주입에 의한 기판 농도가 증가된 영역이 소오스, 드레인 접합과 직접 접촉되지 않도록 하여 트랜지스터의 파괴전압과 소자분리내압 및 펀치드루 특성이 개선된 MOS 트랜지스터 제조방법과 이에 의해 형성된 MOS 트랜지스터 장치 구조를 제공함을 발명의 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. An impurity ion implantation for adjusting the threshold voltage of a MOS transistor is performed through an opening having a width smaller than the gate electrode width, so that an area where the substrate concentration is increased due to impurity ion implantation is sourced and drained. An object of the present invention is to provide a method for manufacturing a MOS transistor in which the breakdown voltage of the transistor, the breakdown voltage and the punch-through characteristics of the transistor are improved so as not to be in direct contact with the junction, and the MOS transistor device structure formed thereby.
상기 본 발명의 목적을 실현하는 본 발명의 제조방법은 (i) 실리콘 반도체 기판상에 1차 게이트 산화막을 형성하는 단계 : (ii) 문턱 전압 조절을 위한 이온 주입이 선택된 영역을 통해 이루어지도록, 절연층을 형성하여 개구를 형성하는 단계 : (iii) MOS 트랜지스터의 게이트 산화막을 이루는 2차 게이트 산화막을 형성하는 단계 : (iv) 상기 개구부 측벽상에 도전성 재질의 스페이서를 형성하여 소개구 영역을 형성하는 단계 : (v) 문턱 전압의 조절을 위해서 상기 소개구 영역을 통해 기판으로 이온 주입을 행하는 단계 : (vi) 전면에 도전성 재질을 도포하여 상기 개구부폭 보다 큰 쪽으로 패터닝하여, 매립된 개구부는 매립 게이트 전극을 형성하고 개구부 측벽을 이루고 있는 상기 절연층과 중첩되는 상기 도포된 도전층이 게이트 전극과 이어져 하나의 게이트 전극을 이루는 단계 : (vii) 상기 게이트 전극 양측에 이온 주입을 행하여 상기 매립 게이트 전극 밑의 불순물 이온 층과 이격된 소오스, 드레인 영역을 형성하는 단계로 이루어짐을 특징으로 하고 있다.The manufacturing method of the present invention for realizing the object of the present invention comprises the steps of: (i) forming a primary gate oxide film on a silicon semiconductor substrate: (ii) insulating so that ion implantation for threshold voltage adjustment is made through a selected region Forming an opening by forming a layer: (iii) forming a secondary gate oxide film constituting a gate oxide film of the MOS transistor: (iv) forming spacers of a conductive material on sidewalls of the opening to form an inlet region; (V) ion implantation into the substrate through the inlet port region to adjust the threshold voltage: (vi) applying a conductive material to the entire surface and patterning it to be larger than the opening width, so that the buried opening is embedded The coated conductive layer which overlaps the insulating layer forming an electrode and forming the opening sidewalls is connected to the gate electrode to form a gate Forming an electrode: (vii) ion implantation is performed on both sides of the gate electrode to form source and drain regions spaced apart from the impurity ion layer under the buried gate electrode.
또한 이러한 제조방법에 따라 형성된 MOS 트랜지스터의 구조는 반도체 기판위에 형성된 게이트 절연층, 이 위에 형성된 또 다른 절연층으로 포위된 매립 게이트 전극과 이 매립 게이트 전극 및 치를 포위하는 상기 절연층 위에 형성된 도전층을 갖는 게이트 전극과, 상기 매립 게이트 전극 밑의 문턱 전압 조절을 위한 불순물 층과, 이 불순물 층과 이격된 소오스 드레인 영역을 갖는 것을 특징으로 한다.In addition, the structure of the MOS transistor formed according to this manufacturing method includes a gate insulating layer formed on a semiconductor substrate, a buried gate electrode surrounded by another insulating layer formed thereon, and a conductive layer formed on the insulating layer surrounding the buried gate electrode and the teeth. And a gate electrode having a gate electrode, an impurity layer for adjusting a threshold voltage under the buried gate electrode, and a source drain region spaced apart from the impurity layer.
본 발명에 따른 구체적인 실시예를 첨부한 공정도를 참조하여 이하 상세히 설명한다.With reference to the accompanying drawings of a specific embodiment according to the present invention will be described in detail below.
제 1 도a∼f는 본 발명의 공정을 도식적으로 나타낸 단면도이다.1A to 1F are sectional views schematically showing the process of the present invention.
제 1 도a에서 본 발명의 MOS 트랜지스터는 반도체 기판(1) 상에 마련된 활성영역에 형성된다. 활성영역(A)은 소자분리를 위한 필드산화막(3)에 의해 반도체 영역이 구획, 정의되고 이 영역에 설계된 바 필요한 소자들이 형성된다. 필드산화막(3) 밑의 불순물층(2)은 필드 인버젼(field inversion)을 방지하기 위한 소위 채널 스톱층이며 상기 필드산화막은 일반적인 LOCOS방법 또는 그의 소자 분리 방법을 사용하여 형성될 수 있다. 여기서 필드산화막(3)은 이를 테면 5000Å∼8000Å 두께로 형성될 수 있다. 활성영역은 반도체 기판이 노출되어 있는 것이나 현재 MOS 트랜지스터 소자를 형성하기 위한 것이므로 활성영역상에는 게이트 산화막으로서 절연층(4)이 기판상에 형성된다. 이때 게이트 산화막의 형성두께는 200Å∼400Å 정도로 할 수 있다.In FIG. 1A, the MOS transistor of the present invention is formed in an active region provided on the semiconductor substrate 1. In the active region A, the semiconductor region is partitioned and defined by the field oxide film 3 for device isolation, and the necessary elements are formed in this region. The impurity layer 2 under the field oxide film 3 is a so-called channel stop layer for preventing field inversion and the field oxide film can be formed using a common LOCOS method or a device isolation method thereof. Here, the field oxide film 3 may be formed to have a thickness of, for example, 5000 kPa to 8000 kPa. Since the active region is exposed to the semiconductor substrate but is currently for forming a MOS transistor element, an insulating layer 4 is formed on the substrate as a gate oxide film on the active region. At this time, the formation thickness of the gate oxide film can be about 200 kPa to 400 kPa.
다음에, 제1b와 같이 기판 전면에 절연층으로서 산화막(5)을 1500Å∼3000Å의 두께로 형성하고 게이트 전극이 형성될 영역에 개구부(B)를 형성하도록 한다. 이개구부의 폭은 게이트 전극의 폭과 같이 0.5㎛∼1.5㎛의 크기로 형성된다. 개구부(B)는 통상의 사진 식각 공정이나 또는 프로파일이 좋은 반응성 이온 에칭(RIE) 등을 사용하여 형성될 수 있다.Next, the oxide film 5 is formed to a thickness of 1500 kPa to 3000 kPa as an insulating layer on the entire surface of the substrate as in the first b, and the opening B is formed in the region where the gate electrode is to be formed. The width of the two openings is formed in the size of 0.5 µm to 1.5 µm, similar to the width of the gate electrode. The opening B may be formed using a conventional photolithography process or a reactive profiled ion etching (RIE) having a good profile.
상기한 RIE 방법으로 Si기판(1)이 드러나도록 식각한 후 식각된 부분에 2차 게이트 산화막을 100∼300Å 수준으로 형성한다.After etching the Si substrate 1 to be exposed by the above-described RIE method, a secondary gate oxide layer is formed at the level of 100 to 300 Å on the etched portion.
게이트 전극 대신 개구부(B)가 형성되는 이유는 MOS 소자의 채널 영역에서 문턱 전압 조절을 위한 이온 주입이 선택된 영역을 통해서 이루어지도록 하기 위한 것이다. 제 1 도c는 이 과정에 대한 단면도이다.The reason why the opening B is formed instead of the gate electrode is to allow ion implantation for adjusting the threshold voltage in the channel region of the MOS device through the selected region. 1C is a cross-sectional view of this process.
제 1 도c와 같이, 개구부 양 측벽(20)상에는 소정 폭의 도전성 재질로 된 스페이서(6)을 설치한다. 따라서 개구부(B)는 스페이서(6)로 인해 소개구 영역(C)이 형성된다. 스페이서는 제 1 도b 단계에서의 기판 전면에 폴리실리콘을 예를 들면 1500Å∼3000Å 두께로 도포하고 RIE 방법으로 식각해내면 개구구 측벽에는 폴리실리콘이 잔유하여 스페이서(6)을 형성하게 된다. 이때 스페이서의 폭은 1000Å∼3000Å 정도로 하여 소개구영역(C)이 형성되도록 한다. 이 단계에서 이온 주입(21)을 행한다. 이온 주입은 MOS 트랜지스터의 문턱 전압을 조절하기 위한 것으로 소개구영역(C)을 통해서 기판 영역에 불순물 이온이 침투된다. 따라서 게이트 전극밑의 반도체 기판 영역은 채널 영역으로서 이 영역내의 불순물 이온층은 상기 소개구 영역의 폭만큼만 형성된다.As shown in FIG. 1C, spacers 6 made of a conductive material having a predetermined width are provided on both sidewalls 20 of the opening. Therefore, in the opening B, an introduction port region C is formed due to the spacer 6. When the spacer is coated with polysilicon, for example, 1500 to 3000 mm thick on the entire surface of the substrate in the first step b and etched by the RIE method, polysilicon remains on the opening sidewall to form the spacer 6. At this time, the width of the spacer is about 1000 to 3000 Å so that the introduction sphere region C is formed. In this step, ion implantation 21 is performed. Ion implantation is used to control the threshold voltage of the MOS transistor, and impurity ions penetrate the substrate region through the inlet opening region C. Therefore, the semiconductor substrate region under the gate electrode is a channel region, and the impurity ion layer in this region is formed only by the width of the introduction port region.
이어서, 게이트 전극을 형성하기 위해 제 1 도c와 같은 공정을 진행한다.Subsequently, a process similar to that of FIG. 1C is performed to form a gate electrode.
상기 이온 주입후 기판 전면에 스페이서(6)와 동일한 재질의 폴리실리콘층을 형성하여 개구부를 매립한다. 따라서 매립된 개구부는 개구부 양측벽상의 스페이서와 함께 매립 게이트 전극(7A)을 형성하게 된다. 이때 기판 전면에 도포된 폴리실리콘 층은 제 1 도d와 같이 개구부(B)보다 넓게 패터닝된다.After the ion implantation, an opening is filled by forming a polysilicon layer of the same material as the spacer 6 on the entire surface of the substrate. Therefore, the buried opening forms the buried gate electrode 7A together with the spacers on both side walls of the opening. At this time, the polysilicon layer applied on the entire surface of the substrate is patterned wider than the opening B as shown in FIG.
따라서 개구부를 이루는 산화층(5)과 매립 게이트 전극보다 폭이 넓게 패터닝된 폴리실리콘층(7B)은 서로 중첩부(5')를 이루어 형성된다. 여기서 중첩폭은 500Å∼2500Å 정도가 되게하였다. 그리고 폴리실리콘층(7B)은 매립 게이트 전극(7B)과 일체화되어 있으므로 전체는 하나의 게이트 전극(7) 패턴을 이루게 된다. 중첩부(5')는 이후 제 1도e와 같이 다음 공정을 위해 필요한 것이다.Therefore, the oxide layer 5 forming the opening and the polysilicon layer 7B patterned wider than the buried gate electrode are formed by overlapping portions 5 '. In this case, the overlap width was set to about 500 mW to 2500 mW. Since the polysilicon layer 7B is integrated with the buried gate electrode 7B, the entire polysilicon layer 7B forms a single gate electrode 7 pattern. The overlap 5 'is then required for the next process as in FIG.
이어서, 제 1 도e와 같이 게이트 전극과 산화층(5)이 중첩되는 중첩부(5')를 게이트 전극(7)에 포함시켜 두고 그외의 산화층(5)을 건식식각(RIE)하여 제거하도록 한다. 이때 이 중첩부(5')와 그 위의 폴리실리콘층(7B)은 이온 주입시 부분적인 마스킹 작용을 하게 된다. 즉, 게이트 전극(7) 양 옆으로 소오스/드레인 전극을 형성하기 위해서 기판과 반대도전형의 이온 주입(22)을 행하게 되는데 이때 중첩부(7)는 매립 게이트 전극(7B)과 함께 이온 침투를 블록킹 하므로 제 1 도f와 같이 소오스/드레인 영역(9), (12)은 앞서 형성된 문턱 전압 조절용 불순물 층(8)으로부터 이격되어 형성된다.Subsequently, as shown in FIG. 1E, an overlapping portion 5 'overlapping the gate electrode and the oxide layer 5 is included in the gate electrode 7, and the other oxide layer 5 is removed by dry etching (RIE). . At this time, the overlapping portion 5 'and the polysilicon layer 7B thereon have a partial masking function during ion implantation. That is, in order to form the source / drain electrodes on both sides of the gate electrode 7, the ion implantation 22 of the opposite conductivity type to the substrate is performed. In this case, the overlapping portion 7 performs ion penetration along with the buried gate electrode 7B. As blocking, the source / drain regions 9 and 12 are formed to be spaced apart from the previously formed threshold voltage adjusting impurity layer 8 as shown in FIG.
또한 공정 초기 단계에서 필드 산화막의 일반적인 특성이 버드 빅 부분 밑의 영역에서의 불순물 농도는 문턱 전압을 위한 이온주입이 트랜지스터의 게이트 하부에만 실시되므로 농도가 감소되어 제 1 도f와 같이 채널 스톱층(2)과 소오스/드레인 영역이 분리되는 특성을 얻는다.In addition, in the initial stage of the process, the general characteristic of the field oxide film is that the impurity concentration in the region under the bird big portion is reduced because the ion implantation for the threshold voltage is performed only at the bottom of the gate of the transistor. 2) and source / drain regions are separated.
본 발명에 따라서 형성된 MOS 트랜지스터 반도체 장치는 반도체 기판 위에 형성된 게이트 절연층, 이 위에 형성된 또 다른 절연층으로 포위된 매립 게이트 전극과 이 매립 게이트 전극 및 이를 포위하는 상기 절연층 위에 형성된 도전층을 갖는 게이트 전극과, 상기 매립 게이트 전극 밑의 문턱 전압 조절을 위한 불순물층과, 이 불순물 층과 이격된 소오스 드레인 영역을 갖는 것이 특징이다. 문턱전압을 낮추도록 불순물 이온 농도를 높이더라도 파괴 전압은 낮아지지 않는다.A MOS transistor semiconductor device formed in accordance with the present invention is a gate having a gate insulating layer formed over a semiconductor substrate, a buried gate electrode surrounded by another insulating layer formed thereon and the buried gate electrode and a conductive layer formed over the insulating layer surrounding the same. And an electrode, an impurity layer for adjusting a threshold voltage under the buried gate electrode, and a source drain region spaced apart from the impurity layer. Even if the impurity ion concentration is increased to lower the threshold voltage, the breakdown voltage does not decrease.
고농도의 소오스, 드레인 접합과 MOS 트랜지스터의 문턱 전압 조정을 위한 이온 주입에 따른 불순물, 예를들면 보론 불순물 영역이 서로 이격되어 형성될 수 있으며 문턱 전압 조정을 위한 보론 이온 주입을 트랜지스터의 게이트 하부에만 실시하므로써 필드 산화막의 버드 빅 하부에서의 보론 불순물 농도를 감소시킴으로써 이러한 이유로 트랜지스터의 소오스, 드레인 접합의 파괴전압과 소자 분리 파괴 전압이 저하됨을 방지할 수가 있으며 또는 증가시킬 수 있다.Impurities due to ion implantation for adjusting the source, drain junction and threshold voltage of the MOS transistor, for example, boron impurity regions, may be formed to be spaced apart from each other. Thus, by reducing the boron impurity concentration at the bottom of the bud big of the field oxide film, it is possible to prevent or increase the breakdown voltages of the source and drain junctions of the transistor and the element isolation breakdown voltage for this reason.
또한, MOS 트랜지스터의 고집적화에 따라 트랜지스터의 크기가 작게되며 이로 인해 소오스, 드레인 접합의 공핍층이 접촉하여 소오스와 드레인간 누설전류 특성이 나타나는데 이것은 문턱전압 조정을 위한 불순물 이온 주입의 에너지를 크게 하여 게이트 전극 하부에만 선택적으로 기판 농도를 증가시킬 수 있으므로 기판을 통해 흐르는 누설 전류 특성을 개선할 수 있다.In addition, as the MOS transistor is highly integrated, the size of the transistor is reduced, which causes the depletion layer of the source and drain junctions to contact each other, resulting in leakage current characteristics between the source and the drain, which increases the energy of impurity ion implantation for adjusting the threshold voltage. Since the substrate concentration can be selectively increased only under the electrode, leakage current characteristics flowing through the substrate can be improved.
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| KR (1) | KR950002201B1 (en) |
-
1992
- 1992-07-15 KR KR1019920012619A patent/KR950002201B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003073A (en) | 1994-02-19 |
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