KR100257756B1 - Method for manufacturing mosfet - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로 특히, 소오스/드레인간의 직렬 저항 및 단채널 효과를 감소할 수 있는 모스트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a MOS transistor capable of reducing the series resistance and short channel effects between a source and a drain.
0.05 ㎛ 이하의 크기를 갖는 고집적 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)에서는 단채널 효과를 억제하고 기생적인 소스/드레인 접합 용량 및 소스/드레인에 의한 직렬 저항을 줄이는 것이 중요하다.In high-density MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors) with a size of less than 0.05 µm, it is important to suppress short channel effects and reduce parasitic source / drain junction capacitance and series / drain resistance by source / drain.
도1a 내지 도1c는 종래 기술에 따른 반도체 장치 제조 공정 단면도이다. 도1a 내지 도1b를 참조하여 SOI (Silicon-On-Insulator) 기판에 모스트랜지스터를 형성하기 위한 종래의 방법을 설명한다.1A to 1C are cross-sectional views of a semiconductor device manufacturing process according to the prior art. 1A to 1B, a conventional method for forming a MOS transistor on a silicon-on-insulator (SOI) substrate will be described.
먼저, 도1a에 도시한 바와 같이 반도체 기판(11) 상에 매몰 산화막(12) 및 실리콘막(13)을 차례로 형성한 후 소자 분리를 위한 필드산화막(14)을 형성한다.First, as shown in FIG. 1A, a buried
다음으로, 도1b에 도시한 바와 같이 게이트 절연막(15)을 형성하고 게이트 전극 형성을 위한 폴리실리콘을 증착하고 패터닝하여 게이트 전극(16)을 형성한다. 이어서, 이온주입 공정을 실시하여 n-불순물 도핑 영역(17)을 형성한다.Next, as shown in FIG. 1B, the gate
다음으로, 도1c에 도시한 바와 같이 스페이서(18)를 형성한 후 이온주입 공정을 실시하여 n+불순물 도핑 영역(19)을 형성하여 저도핑 드레인(lightly doped drain) 구조를 갖는 소오스/드레인 접합을 형성한다.Next, as shown in FIG. 1C, a
상기와 같이 SOI 기판에 형성되는 모스트랜지스터는 벌크 실리콘 기판(Bulk Silicon Wafer)에 형성되는 모스트랜지스터에 비해 래치-업(LATCH-UP)에 강하고, 낮은 문턱 전압(Low Threshold Voltage) 조절이 용이하며, 저전압 소자에 유용하게 적용할 수 있으며, 또한 소자의 고집적이 용이하다는 장점이 있다.As described above, the MOS transistor formed on the SOI substrate is stronger in LATCH-UP than the MOS transistor formed on the bulk silicon wafer, and easy to control the low threshold voltage. It can be usefully applied to low-voltage devices, and also has the advantage of easy integration of devices.
그러나, 얇은 SOI 기판상에 소오스 및 드레인 영역을 형성하게 되므로, 소자의 동작에 있어서, 소오스/드레인간의 직렬 저항이 크다. 또한, 소오스/드레인 접합이 필드산화막(14) 및 게이트 전극(16)에 의해 완전히 차단되어 있어 소오스/드레인에 전하 증가(charge build-up)로 인한 소오스와 기판 사이의 바이어스 전압에 따라 문턱전압이 변화하는 플로팅 바디 효과( floating body effect) 문제가 발생한다.However, since source and drain regions are formed on a thin SOI substrate, the series resistance between the source and the drain is large in the operation of the device. In addition, since the source / drain junction is completely blocked by the
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소오스-드레인간의 직렬 저항 감소 및 플로팅 바디 효과를 제거할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide a semiconductor device and a method of manufacturing the same that can reduce the series resistance between the source and drain and the floating body effect.
도1a 내지 도1c는 종래 기술에 따른 SOI 모스트랜지스터 제조 공정 단면도.1A-1C are cross-sectional views of a prior art SOI morph transistor manufacturing process.
도2a 내지 도2e는 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정 단면도.Figure 2a to 2e is a cross-sectional view of the morph transistor manufacturing process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
21: 반도체 기판 22: 필드산화막21: semiconductor substrate 22: field oxide film
23: 질화막 24: 감광막 패턴23: nitride film 24: photosensitive film pattern
25: 매몰산화층 26: 게이트 산화막25: buried oxide layer 26: gate oxide film
27: 폴리실리콘막 28: n-불순물 도핑 영역27: polysilicon film 28: n - impurity doped region
29:: 스페이서 30: n+불순물 도핑 영역29 :: spacer 30: n + impurity doped region
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 질화막을 선택적으로 제거하여 게이트 영역의 상기 반도체 기판 표면을 노출하는 단계; 상기 게이트 영역 하부에 위치하는 채널 영역 하부에 이온을 주입하여 매립 절연층을 형성하는 단계; 게이트 전극을 형성하고, 상기 질화막을 제거하는 단계; 및 상기 게이트 전극 일측 및 타측의 상기 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 모스트랜지스터 제조 방법을 제공한다.The present invention for achieving the above object, the step of selectively removing the nitride film formed on the semiconductor substrate to expose the surface of the semiconductor substrate of the gate region; Forming a buried insulation layer by implanting ions into a lower portion of the channel region under the gate region; Forming a gate electrode and removing the nitride film; And forming a source and a drain region in the semiconductor substrate on the one side and the other side of the gate electrode.
도2a 내지 도2e는 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정 단면도이다. 이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.2A to 2E are cross-sectional views of a MOS transistor manufacturing process according to an embodiment of the present invention. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
먼저, 도2a에 도시한 바와 같이 웰(도시하지 않음)이 형성된 반도체 기판(21)에 소자분리를 위하여 필드산화막(22)을 형성한다.First, as shown in FIG. 2A, a
다음으로, 도2b에 도시한 바와 같이 500 Å 내지 1500 Å 두께의 질화막(23)을 형성하고, 게이트 영역을 노출하는 감광막 패턴(24)을 형성한다. 이어서, 상기 감광막 패턴(24)을 마스크로하여 상기 질화막(23)을 선택적으로 식각하여 게이트 영역의 반도체 기판 표면을 노출한다. 이어서, 상기 감광막 패턴(24)을 이온주입 마스크로 하여 채널영역 하부에 O+이온을 주입하여 한다.Next, as shown in FIG. 2B, a
다음으로, 도2c에 도시한 바와 같이 상기 감광막 패턴(24)을 제거한 후 재결정을 위한 열처리(annealing) 공정을 실시하여 채널영역 하부에 매몰산화층(25)을 형성함으로써, 채널의 깊이(t)가 반도체 기판(21) 표면과 매몰산화층(25) 사이의 간격으로 결정되도록 한다. 이로써, 채널 영역이 SOI 층에 형성되는 것과 같은 효과를 가질 수 있다. 이어서, 산화공정을 실시하여 게이트 산화막(26)을 형성한 후, 폴리실리콘막(27)을 형성하고 게이트 전극을 형성하기 위하여 폴리실리콘막(27)에 불순물을 도핑한다.Next, as shown in FIG. 2C, after removing the
다음으로, 도2d에 도시한 바와 같이 상기 폴리실리콘막(27)을 패터닝하여 게이트 전극(27')을 형성하고, 게이트 영역을 제외한 영역에 형성되어 있는 질화막을 제거한다. 이때, 상기 게이트 전극(27')을 형성하기 위하여 폴리실리콘막(27)을 패터닝하는 과정에서 마스크 정렬 오차에 의해 게이트 전극(27')의 하단양측에 질화막이 남게되는데, 남는 질화막 폭(A, B)은 각각 0.1 ㎛가 넘지 않도록 한다. 이어서, 이온주입 공정을 실시하여 n-불순물 도핑 영역(28)을 형성하는데, 게이트 전극(27')의 하단 양측에 남은 질화막의 폭을 고려하여 경사 이온 입을 실시한다. 경사 이온주입은 게이트 전극(27')의 일측 및 타측에서 두 번 실시되는데, 각각의 이온주입시 주입되는 이온이 반도체 기판(21)으로부터 30 °내지 60°의 각을 이루도록한다.Next, as shown in FIG. 2D, the
다음으로 도2e에 도시한 바와 같이 스페이서(29)를 형성하고, 이온주입 공정을 실시하여 n+불순물 도핑 영역(30)을 형성하여 저도핑 드레인 구조의 소오스/드레인 접합을 형성한다.Next, as shown in FIG. 2E, a
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 벌크(bulk) 기판에 형성되는 트랜지스터의 장점 및 SOI형 트랜지스터의 장점을 동시에 갖는 반도체 장치 및 그 제조 방법으로서 새로이 증착된 폴리실리콘과 벌크 기판을 접합 영역으로 사용하기 때문에 종래의 SOI 모스트랜지스터에서 나타나는 소오스-드레인의 직렬 저항 및 플로팅 바디 효과에 의한 소자 특성 저하를 방지할 수 있다.The present invention made as described above is a semiconductor device having both the advantages of a transistor formed on a bulk substrate and the advantages of an SOI transistor, and a method of manufacturing the same. Deterioration of device characteristics due to the series resistance and floating body effects of the source-drain appearing in the SOI morph transistors of the transistor can be prevented.
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