KR960012262B1 - Mos transistor manufacturing method - Google Patents
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Abstract
Description
제1도는 종래의 LDD 구조 MOSFET 평면도,1 is a plan view of a conventional LDD structure MOSFET,
제2도는 제1도의 절단선 A-A'를 따른 종래의 MOSFET 제조 공정도,2 is a conventional MOSFET manufacturing process along the cutting line A-A 'of FIG.
제3도는 본 발명의 일실시예에 따른 MOSFET 제조 공정도,3 is a MOSFET manufacturing process according to an embodiment of the present invention,
제4도는 본 발명의 다른 실시예에 따른 MOSFET 제조 공정도.4 is a MOSFET manufacturing process according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
301,401 : 실리콘 기판 302,402 : 소자분리용 산화막301,401 Silicon substrate 302,402 Oxide film for device isolation
303,403 : 게이트 전극용 폴리실리콘막 304,309,404 : 산화막303,403 polysilicon film for gate electrode 304,309,404 oxide film
305,405 : LDD 영역 306,406 : 스페이서용 산화막305,405: LDD region 306,406: oxide film for spacer
310,410 : 완충 산화막 311,411:패드 폴리실리콘막310,410: buffer oxide film 311,411: pad polysilicon film
311',411' : 스페이서 폴리실리콘막 307,407:고농도 불순물 이온 주입 영역311 ', 411': spacer polysilicon film 307,407: high concentration impurity ion implantation region
308,408 : 층간 절연막308,408: interlayer insulating film
본 발명은 LDD(Lightly Doped-Drain; 이하 LDD라 칭함) 구조를 갖는 모스트랜지스터(이하, MOSFET라 칭함) 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a morph transistor (hereinafter referred to as MOSFET) having a LDD (Lightly Doped-Drain) structure.
일반적으로 반도체 소자의 고집적화에 따라 칩(Chip)의 집적도가 증가하게 되고 MOSFET의 채널길이도 줄어들게 된다. MOSFET의 채널길이가 감소하면서 DIBL(Drain Induced Barrier Lowering), 핫 캐리어(Hot carrier) 효과 및 숏(short) 채널효과 등의 문제점이 야기되어 이것을 극복하기 위하여 LDD 구조의 MOSFET를 많이 사용하고 있다.In general, as the integration of semiconductor devices increases, the integration of chips increases and the channel length of MOSFETs decreases. As the channel length of the MOSFET decreases, problems such as drain induced barrier lowering (DIBL), hot carrier effect, and short channel effect are caused. Therefore, many MOSFETs of LDD structure are used to overcome this problem.
종래의 LDD 구조를 갖는 MOSFET를 제1도 및 제2도를 통하여 상세히 살펴본다.A MOSFET having a conventional LDD structure will be described in detail with reference to FIGS. 1 and 2.
제1도는 종래의 LDD MOSFET 평면도로서, 도며에서 20은 동작 영역 마스크, 30은 게이트 전극, 마스크, 40은 소오스/드레인 이온 주입 마스크, 50은 콘택 마스크를 각각 나타낸다.1 is a plan view of a conventional LDD MOSFET, in which 20 is an operating region mask, 30 is a gate electrode, a mask, 40 is a source / drain ion implantation mask, and 50 is a contact mask, respectively.
제2도는 제1도의 A-A' 단면에 따른 종래의 MOSFET 제조 공정 단면도이다.FIG. 2 is a cross-sectional view of a conventional MOSFET fabrication process along the line AA ′ of FIG.
먼저, 제2도(a)는 실리콘 기판(1)에 P-웰(wel1)(또는 N-wel1)을 형성하고 일정크기의 버즈비크(Bird's beak)를 갖는 소자분리 산화막(2)을 성장시켜 동작 영역과 소자분리 영역을 형성시킨 후에 게이트 산화막, 게이트 전극(3), 산화막(4) 및 LDD 영역(5)을 형성하고, 스페이서용 산화막(6)을 증착한 상태의 단면도이다.First, in FIG. 2A, a P-well wel1 (or N-wel1) is formed on a silicon substrate 1 and a device isolation oxide film 2 having a predetermined size of Bird's beak is grown. The gate oxide film, the gate electrode 3, the oxide film 4, and the LDD region 5 are formed after the operation region and the device isolation region are formed, and the spacer oxide film 6 is deposited.
제2도(b)는 비등방성 전면 식각방법으로 상기 산화막(6)을 식각하여 스페이서 산화막(6')을 형성하고 고농도 불순물(N+/P+) 이온 주입을 통해 고농도 불순물 이온 주입 영역(7)을 형성한 단면도이다.FIG. 2 (b) shows a spacer oxide film 6 'by etching the oxide film 6 by an anisotropic front etching method and a high concentration impurity ion implantation region 7 by implanting high concentration impurity (N + / P + ) ions. ) Is a cross-sectional view.
제2도(c)는 후속 열처리 공정으로 상기 LDD 영역(5)에 주입된 고농도 블순물 이온이 상기 LDD 영역(5)내에서 확산되어 소오스/드레인 접합(5,7)을 형성한 상태의 단면도이다.FIG. 2C is a cross-sectional view of a state in which a high concentration of pure ions implanted into the LDD region 5 is diffused in the LDD region 5 to form source / drain junctions 5 and 7 in a subsequent heat treatment process. to be.
여기서, 도면 부호는 A는 산화막(6)을 비등방성 식각하여 스페이서 산화막(6')을 형성할 때, 게이트 전극(3), 소자분리 산화막(2) 및 동작 영역의 교차하는 지점에서 상기 소자분리 산화막(2)의 버즈비크 일부가 식각되어 LDD 영역(5)의 가장자리 부분이 손상을 받게 되고, 이이서 이 부분에 고농도 불순물 이온 주입영역(7)을 형성하게 되기 때문에 고농도 불순물 이온 주입에 따른 손상이 가중되고 높은 농도차를 갖는 소오스/드레인 접합이 형성되게 된다.Here, reference numeral A denotes that the device is separated at the intersection of the gate electrode 3, the device isolation oxide 2 and the operation region when anisotropically etching the oxide film 6 to form the spacer oxide film 6 '. A portion of the burj beak of the oxide film 2 is etched to damage the edge portion of the LDD region 5, which then forms a high concentration impurity ion implantation region 7 therein, resulting in high impurity ion implantation. This weighted and high concentration difference source / drain junction is formed.
제2도(d)는 층간 절연막(8)을 증착하고 콘택 마스크를 사용하여 동작 영역상의 상기 층간 절연막(8)을 선택 식각함으로써 콘택홀을 형성한 상태의 단면도이다.FIG. 2D is a cross-sectional view of a state in which contact holes are formed by depositing the interlayer insulating film 8 and selectively etching the interlayer insulating film 8 on the operation region using a contact mask.
상기 종래의 LDD 구조 MOSFET에서는 게이트 전극 측벽에 스페이서 산화막을 형성할 때 게이트 전극, 소자분리 산화막 및 동작 영엿이 교차하는 지점에서 절연분리 산화막의 버즈비크 일부가 식각되어 LDD 영역(N-또는 P-)의 가장자리 부분이 손상받게 되고 이어서 고농도 불순물 이온 주입으로 인해 접합 형태는 높은 농도 차이를 갖게 되어 이 접합 부위의 손상이 가중되게 된다. 이러한 현상으로 인해 전기적으로 소오스/드레인 접합 파괴 전압(Junction breakdown voltage) 약화 및 접합 누설 전류(Junction leakage current)증가를 초래하는 문제점이 있어 왔다.In the conventional LDD structure MOSFET to form the spacer oxide film on the gate electrode side wall gate electrodes, the device isolation oxide film and the operation youngyeot is a buzz beak portion of the insulating isolation oxide film is etched in a cross-point LDD region (N - or P -) The edge portion of is damaged, and then, due to the implantation of high concentration impurity ions, the joining form has a high concentration difference, thereby increasing the damage of the joining site. Due to this phenomenon, there has been a problem of electrically reducing the source / drain junction breakdown voltage and increasing the junction leakage current.
상기 문제점을 해결하기 위하여 안출된 본 발명은 접합 파괴 전압 및 누설 전류를 개선하여 소자의 특성을 향상시키는 모스트랜지스터(MOSFET) 제조 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide a method of manufacturing a transistor (MOSFET) to improve the characteristics of the device by improving the junction breakdown voltage and leakage current.
상기 목적을 달성하기 위하여 본 발명은, 반도제 기판에 국부적으로 소정크기의 버즈비크를 갖는 소자분리용 절연막을 형성하는 제1단계; 게이트 전극용 전도막을 형성하는 제2단계; 게이트 마스크를 사용하여 상기 전도막의 선택 식각하여 패터닝하는 제3단계; 패터닝된 상기 전도막 표면을 산화시켜 산화막을 형성하는 제4단계; 저농도 불순물 이온 주입을 통해 저농도 불순물 이온 주입 영역을 형성하는 제5단계; 전체 구조 상부에 스페이서용 제1절연막을 형성하고, 상기 제1절연막을 비등방성 전면 식각하여 스페이서 제1절연막을 형성하는 제6단계; 전체 구조 상부에 완충용 제2절연막 및 패드용 폴리실리콘막을 차례로 형성하고, 상기 패드용 폴리실리콘막을 비등방성 전면 식각하여 스페이서 폴리실리콘막을 형성하는 제7단계; 고농도 불순물 이온 주입 및 열처리 공정을 하여 소오스/드레인 접합을 형성하는 제8단계; 상기 스페이서 폴리실리콘막을 제거하는 제9단계; 및 전체 구조 상부에 층간 절연용 제3절연막을 형성하고 콘택 마스크를 사용한 상기 제3절연막 및 상기 완충용 제2절연막의 선택 식각으로 상기 소오스/드레인 접합의 소정부위가 노출되는 콘택홀을 형성하는 제10단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor device comprising: a first step of forming an insulating film for device isolation having a buzz beak of a predetermined size locally on a semiconductor substrate; Forming a conductive film for the gate electrode; A third step of selectively etching and patterning the conductive layer using a gate mask; A fourth step of oxidizing the patterned surface of the conductive film to form an oxide film; A fifth step of forming a low concentration impurity ion implantation region through low concentration impurity ion implantation; A sixth step of forming a spacer first insulating film by forming a first insulating film for spacers over the entire structure and anisotropically etching the first insulating film; A seventh step of forming a spacer polysilicon film by sequentially forming a buffer second insulating film and a pad polysilicon film on the entire structure, and anisotropically etching the pad polysilicon film; An eighth step of forming a source / drain junction by performing a high concentration impurity ion implantation and a heat treatment process; A ninth step of removing the spacer polysilicon film; And forming a third insulating layer for insulating interlayer on the entire structure, and forming a contact hole through which a predetermined portion of the source / drain junction is exposed by selective etching of the third insulating layer and the buffering second insulating layer using a contact mask. Characterized in that it comprises 10 steps.
그리고, 본 발명은 상기 제2단계에서 상기 전도막 상에 제4절연막을 형성하고, 상기 제3단계에서 상기 제4절연막과 상기 전도막을 동시에 선택 식각하여 패터닝하는 것을 특징으로 한다.In the second step, the fourth insulating film is formed on the conductive film, and in the third step, the fourth insulating film and the conductive film are simultaneously etched and patterned.
또한, 본 발명에서 상기 완충용 제2절연막 및 스페이서 폴리실리콘막은 상기 스페이서 제1절연막 식각시 손상된 동작 영역 부위를 상기 고농도 불순물 이온을 주입시 마스킹 하는 것을 특징으로 한다.In the present invention, the buffering second insulating film and the spacer polysilicon film may be masked when the high concentration impurity ions are implanted in the damaged operation region during etching the spacer first insulating film.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 and 4.
먼저, 본 발명에 따른 일실시예를 제3도를 통하여 상세히 살펴본다.First, an embodiment according to the present invention will be described in detail with reference to FIG. 3.
먼저, 제3도(a)와 같이 실리콘 기판(301)에 P-웰(wel1)(또는 N-wel1)을 형성하고일정크기의 버즈비크(Birds beak)를 갖는 소자분리 산화막(302)를 국부적으로 성장시켜 동작 영역과 절연분리 영역을 형성한 다음, 게이트 전극용 도핑된 폴리실리콘막(303) 및 절연용 산화막(309)을 일정 두께로 증착한 후 게이트 전극 마스크를 이용하여 산화막(309)과 폴리실리콘막(303)을 차례로 식각하고 패터닝된 폴리실리콘막(303)의 측벽을 산화시켜 산화막(304)을 형성한다. 이어서, 저농도 불순물 이온 주입으로 LDD 영역(305)을 형성하고 스페이서용 산화막(306)을 전체구조 상부에 일정 두께로 형성한다.First, as shown in FIG. 3A, a P-well wel1 (or N-wel1) is formed on the silicon substrate 301 and a device isolation oxide 302 having a predetermined size of Birds beak is locally formed. To form an operation region and an isolation region, and then deposit a doped polysilicon layer 303 and an insulating oxide layer 309 for the gate electrode to a predetermined thickness, and then use the gate electrode mask to form the oxide layer 309. The polysilicon layer 303 is sequentially etched and the sidewalls of the patterned polysilicon layer 303 are oxidized to form an oxide layer 304. Subsequently, the LDD region 305 is formed by the low concentration impurity ion implantation, and the oxide film 306 for the spacer is formed to have a predetermined thickness over the entire structure.
이어서, 제3도(b)는 산화막(306)을 비등방성 전면 식각방법으로 식각하여 스페이서 산화막(306')을 형성하고 일정 두께의 완충 산화막(310)을 증착한 다음에 불순물이 주입되지 않은 패드 폴리실리콘막(3l1)을 증착한 상태의 단면도이다.Subsequently, in FIG. 3B, the oxide layer 306 is etched by an anisotropic front etching method to form a spacer oxide layer 306 ′, and a buffer oxide layer 310 having a predetermined thickness is deposited, and then the pad is free of impurities. It is sectional drawing of the state which deposited the polysilicon film 311.
제3도(c)와 같이 상기 패드 폴리실리콘막(311)을 비등방성 전면 식각하여 스페이서 폴리실리콘막(311)을 형성하고, 이렇게 하여 형성된 상기 산화막 스페이서(306'), 완충 산화막(310), 스페이서 폴리실리콘막(311') 3개의 막을 마스크로 이용하여 고농도 불순물(N+/P+) 이온 주입을 실시함으로써 고농도 불순물 이온 주입 영역(307)을 형성한다.As shown in FIG. 3C, the pad polysilicon layer 311 is anisotropically etched to form a spacer polysilicon layer 311, and the oxide spacer 306 ′, the buffer oxide layer 310, and the like are formed. The high concentration impurity ion implantation region 307 is formed by performing high concentration impurity (N + / P + ) ion implantation using three films of the spacer polysilicon film 311 'as a mask.
이이서, 제3도(d)와 같이 열처리 공정을 하여 소오스/드레인 접합(305,307)을 형성하고 상기 스페이서 폴리실리콘막(311)을 제거한 후에, 전체 구조 상부에 층간 절연막(308)을 증착한 다음, 콘택 마스크를 사용하여 층간 절연막(308)과 완충 산화막(310)을 차례로 식각함으로써 콘택홀을 형성한다.Next, after forming the source / drain junctions 305 and 307 and removing the spacer polysilicon layer 311 by performing a heat treatment process as shown in FIG. The contact hole is formed by sequentially etching the interlayer insulating film 308 and the buffer oxide film 310 using a contact mask.
여기서 도면부호 B는 종래의 MOSFET 제조 방법에서의 문제점이 개선된 소오스/드레인 접합 부위를 나타내는 것으로, 게이트 측벽 스페이서(306') 식각시 손상(damage)받은 부분에 고농도 불순물 이온 주입을 피하게 하기 위해서 게이트 측벽 스페이서 산화막(306')를 종래 방법보다 적게 만들고, 그리고 완충 산화막(310) 및 게이트 측벽 스페이서 폴리실리콘막(311')이 그 이후 고농도 불순물 이온을 주입이 실시될 때 손상받은 부위의 마스크 역할을 하게 되어, 게이트 측벽 스페이서 산화막(306') 식각시 받은 손상 부위에서 완충 산화막(310)과 스페이서 폴리실리콘막(311') 두께 거리만큼 떨어져 고농도 이온 주입이 됨으로써, 소오스/드레인 접합 프로파일(profile)이 개선된 것을 보여주고 있다. 아울러 소오스/드레인 접합의 파괴전압 및 누설 전류를 개선시킬 수 있다.Here, reference numeral B denotes a source / drain junction region in which a problem in the conventional MOSFET fabrication method is improved, and in order to avoid implanting high concentration impurity ions into a damaged portion during etching of the gate sidewall spacer 306 ' The gate sidewall spacer oxide film 306 'is made smaller than the conventional method, and the buffer oxide film 310 and the gate sidewall spacer polysilicon film 311' serve as masks of the damaged portions when implanting high concentration impurity ions thereafter. As a result, a high concentration of ion implants are separated by a thickness distance between the buffer oxide layer 310 and the spacer polysilicon layer 311 ′ at the damage site received during the etching of the gate sidewall spacer oxide layer 306 ′, thereby providing a source / drain junction profile. This improvement is shown. In addition, the breakdown voltage and leakage current of the source / drain junction can be improved.
본 발명의 다른 실시예는 상기 본 발명의 일실시예에서 사용하였던 절연용 산화막(309)을 사용하지 않는것으로 제4도에 도시된 바와 같이 이루어진다.Another embodiment of the present invention does not use the insulating oxide film 309 used in the embodiment of the present invention as shown in FIG.
먼저, 제4도(a)와 같이 실리콘 기판(401)에 P-웰(wel1)(또는 N-well)을 형성하고 일정크기의 버즈비크(Bird's beak)를 갖는 소자분리 산화막(402)을 국부적으로 성장시켜 동작 영역과 절연분리 영역을 형성한 다음, 게이트 전극용 도핑된 폴리실리콘막(403)을 증착하고 게이트 전극 마스크를 사용하여 폴리실리콘막(403)을 일정크기로 패터닝 한다. 그리고, 패터닝된 폴리실리콘막(403) 표면을 산화시켜 얇은 산화막(404)을 형성하고, 저농도 불순물 이온 주입으로 LDD 영역(405)을 형성한 후에 전체구조 상부에 스페이서용 산화막(406)을 일정 두께로 형성한다.First, as shown in FIG. 4A, a P-well wel1 (or N-well) is formed on the silicon substrate 401 and a device isolation oxide layer 402 having a certain size of Bird's beak is locally formed. After forming the operation region and the isolation region, the doped polysilicon layer 403 is deposited for the gate electrode, and the polysilicon layer 403 is patterned to a predetermined size using the gate electrode mask. Then, the surface of the patterned polysilicon film 403 is oxidized to form a thin oxide film 404, and the LDD region 405 is formed by the implantation of low concentration impurity ions. To form.
이이서, 제4도(b)와 같이 산화막(406)을 비등방성 전면 식각 방법으로 식각하여 스폐이서 산화막(406')을 형성하고 일정두께의 완충 산화막(410)을 증착한 다음에 불순물이 주입되지 않은 패드 폴리실리콘막(411)을 증착한다.Next, as shown in FIG. 4 (b), the oxide film 406 is etched by an anisotropic front etching method to form a spacer oxide film 406 ', and a buffer oxide film 410 having a predetermined thickness is deposited, and then impurities are implanted. The non-pad polysilicon film 411 is deposited.
이이서, 제4도(c)와 같이 패드 폴리실리콘막(411)을 비등방성 전면 식각하여 스페이서 폴리실리콘막(411')을 형성하고, 고농도 불순물 이온 주입을 실시함으로써 고농도 불순물 이온 주입 영역(407)을 형성한다.Next, as shown in FIG. 4C, the pad polysilicon film 411 is anisotropically etched to form a spacer polysilicon film 411 ', and a high concentration impurity ion implantation region 407 is formed by performing a high concentration impurity ion implantation. ).
이이서, 제4도(d)와 같이 열처리 공정을 하여 소오스/드레인 접합(405,407)을 형성하고 상기 스페이서 폴리실리콘막(411')을 제거한 후, 전체 구조 상부에 층간 절연막(408)을 형성하고 콘택 마스크를 사용하여 층간 절연막(408)과 완충 산화막(410)을 차례로 식각하여 콘택홀을 형성한 상태의 단면도이다.Next, the source / drain junctions 405 and 407 are formed by performing a heat treatment process as shown in FIG. 4 (d), the spacer polysilicon layer 411 'is removed, and an interlayer insulating layer 408 is formed over the entire structure. A cross-sectional view of a state in which a contact hole is formed by sequentially etching the interlayer insulating film 408 and the buffer oxide film 410 using a contact mask.
여기서, 도면부호 E는 종래의 MOSFET 제조 방법에서의 문제점이 개선된 소오스/드레인 접합 부위를 나타내는 것으로, 완충 산화막(410) 및 스페이서 폴리실리콘막(411')이 고농도 불순물 이온을 주입을 할 때 손상된 부위의 마스크 역할을 하게 되어 손상된 동작 영역에 고농도 불순물 이온주입을 방지하는 것이다. 따라서, 소오스/드레인 접합의 파괴전압 및 누설 전류를 개선시킬 수 있다.Here, reference numeral E denotes a source / drain junction site where the problem in the conventional MOSFET manufacturing method is improved, and the buffer oxide film 410 and the spacer polysilicon film 411 'are damaged when implanting high concentration impurity ions. It acts as a mask of the site to prevent high concentration of impurity ion implantation into the damaged operating area. Therefore, the breakdown voltage and leakage current of the source / drain junction can be improved.
상기와 같이 이루어지는 본 발명은 반도체 기판에 형성된 저농도 불순물 영역내에 고농도 불순물 영역을 한정되게 형성함으로써 소오스/드레인 접합 파괴 전압 약화 및 접합 누설 전류 증가를 방지할 수 있으며 소자의 제조 공정상의 여유도를 확보할 수 있어 신뢰성 있는 MOSFET의 제조를 가능하게 하는 효과가 있다.According to the present invention as described above, by forming a high concentration impurity region within the low concentration impurity region formed in the semiconductor substrate, it is possible to prevent the source / drain junction breakdown voltage from weakening and the increase of the junction leakage current, and to provide a margin in the manufacturing process of the device. There is an effect to enable the manufacture of a reliable MOSFET.
Claims (6)
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