KR950001834B1 - 부호화된 음성정보 저장용 메모리장치 - Google Patents

Abstract

내용 없음.

Description

부호화된 음성정보 저장용 메모리장치

제1도는 본 발명의 1실시예에 따른 부호화된 음성정보 저장용 메모리장치의 전체적인 구성을 개략적으로 나타낸 블럭 구성도.

제2도는 제1도에 도시된 입력 버퍼부를 구체화한 도면.

제3도는 제1도에 도시된 래치 선택회로를 구체화한 도면.

제4도는 제1도에 도시된 3차 메모리 라이트 제어부를 구체화한 도면.

제5도는 제1도에 도시된 3차 메모리 리드/라이트 제어회로를 구체화한 도면.

제6도는 제1도에 도시된 3차 메로리 리드/라이트 제어회로를 구체화한 도면.

제7도는 제1도에 도시된 1차 메모리부를 구체화한 도면.

제8도는 제1도에 도시된 2차 메모리부를 구체화한 도면.

제9도는 제1도에 도시된 래치 제어회로를 구체화한 도면.

제10도는 제1도에 도시된 3차 메모리 리드 제어부를 구체화한 도면.

* 도면의 주요부분에 대한 부호의 설명

A : 입력 버퍼부 B : 1차 메모리부

C : 2차 메모리부 D : 래치부

E : 3차 메모리 라이트 제어부 F : 음성 데이터 처리부

V : ADPCM 복호화 장치 1 : 데이터 버퍼

2 : 동기 클럭 및 프레임 동기버퍼 3 : 어드레스 버퍼

11 : 래치 선택회로 12 : 1차 송신 메모리

13 : 2차 송신 메모리 14 : 1차 송신 메모리 제어부

15 : 2차 송신 메모리 제어부 16 : 래치 6

17 : 래치 7 20 : 클럭 수신 버퍼

21 : 래치 4 22 : 래치 5

25 : 래치 2 26 : 래치 3

27 : 래치 제어회로 28 : 어드레스 카운트 회로

29 : 17비트 카운터 31 : 3차 메모리리드/라이트 제어회로

32 : 3차 메모리 41 : 제1SHW 래치

42 : 제2SHW 래치 51 : 직/병렬 변환회로 0

52 : 직/병렬 변환회로 1 61 : 출력 버퍼 0

62 : 출력 버퍼 1 71 : 출력 타이밍 제어회로

72 : 오류 검출회로 73 : 인터럽트 발생회로

1404, 1406: 래치 1405, 1407: 버퍼

3101 : SR 플립플롭 3106 : D 플립플롭

3201~3263 : EPEROM 3264 : 리드 제어회로

3265 : 라이트 제어회로

본 발명은 부호화된 음성정보 저장용 메모리장치는 디지탈 전자 교환 시스템에서 신호처리도중 발생하는 교환 시스템의 상태 및 착신가입자의 상태를 발신 가입자에게 알려주거나, 가입자가 요구한 특별한 음성정보를 제공하기 위하여 ADPCM(Adaptive Differential Pulse Coded Modulatuon, 적응 미분 펄스 부호변조, ADPCM이라 함) 부호화 방식을 이용하여 부호화된 음성정보를 저장하고, 저장된 내용을 64개의 타임슬롯에 실어 송출할 수 있는 기능을 갖는 부호화된 음성정보 저장용 메모리장치에 관한 것이다.

상기 타임슬롯이란, 각 가입자당 한개씩 주어지는 정보송출 단위이다.

최근 불휘발성이며 읽기 가능한 ROM, EPROM과 휘발성이며 읽고 쓰기가 가능한 SRAM, DRAM과 불휘발성이며 읽고 쓰기가 가능한 EEPROM 등의 메모리 IC 소자와 CPU 등과 같은 제어소자로 이루어지고 가입자 또는 운영자에 의해 제공되어지는 아날로그 음성정보를, PCM(펄스 부호 변조, 이하 PCM이라 함)방식이나 ADPCM 부호방식을 이용하여 저장하는 메모리장치들이 속속 개발되고 있다. 여기서 PCM 방식은 음성신호를 일정시간(125μsec)마다 8비트의 데이터로 변환하며 ADPCM 방식은 음성신호를 일정시간(125μsec)마다 4비트의 데이터로 변환하는 방식으로써, ADPCM 부호화 방식은 PCM 부호화 방식에 비하여 단위시간당 저장해야할 데이터의 양을 절반으로 줄일 수 있어서 동일한 용량의 메모리 IC 소자를 사용할 경우, 두배 더 많은 음성정보를 저장할 수 있다.

그러나, 이러한 종래의 장치에서 사용되는 IC 소자가 ROM, EPROM인 경우, 전원 공급이 되지 않은 상태에서도 저장된 내용이 보존되지만, 새로운 내용으로 변경하기 위해서는 새로운 내용이 저장되어 있는 메모리 IC 소자로 교체하여야 하며, SRAM, DRSM인 경우에는 전원 공급이 되지 않은 상태에서도 저장된 내용이 보존되며, 새로운 내용으로 변경시에는 메모리 IC 소자를 교체할 필요없이 CPU 등의 제어소자를 이용하여 새로운 내용을 메모리 IC 소자에 쓰면 되지만, CPU가 직접 음성정보를 바이트 단위로 메모리에 쓰거나 메모리의 내용을 읽어내야함으로 CPU가 직접 읽고 쓸 수 있는 메모리 용량이 한정되어 있어 많은 양의 데이터를 저장할 수 없고, 시간상의 제한으로 인하여 일정 시간내에 여러개의 데이터를 여러 타임슬롯으로 송출할 수 없는 결점이 있었다.

이에 본 발명의 부호화된 음성정보 저장용 메모리장치의 목적은 상기와 같은 장점들을 보완 수용하고 단점을 해결하기 위한 것으로, ADPCM 방식을 이용하여 메모리 IC 소자당 저장되는 음성정보의 양을 증대시키고, EEPROM 메모리 IC 소자를 이용하여 전원이 공급되지 않은 경우에도 저장된 내용이 유실되지 않도록 하며, CPU에서 출력되는 특정 데이터를 메모리 어드레스로 변환하여 CPU가 직접 읽고 쓸 수 있는 메모리 영역을 확장함으로써 많은 양의 데이터를 저장할 수 있게 함에 있다.

또한, 메모리 영역을 256바이트 단위의 페이지로 구분하여 CPU에 의해 각 타임슬롯별로 송출할 페이지가 지정되면 지정된 페이지의 내용을 하드웨어로 구성된 선택회로를 이용하여 외부로 송출할 수 있도록 하였고, 한 프레임 주기(1프레임주기=125μsec)안에 32개의 타임슬롯이 서로 다른 데이터를 송출할 수 있는 서브 하이웨이 전송로를 2개 사용함으로써, 궁극적으로는 한 프레임 주기안에 64개의 타임슬롯이 송출될 수 있도록 한 부호화된 음성정보 저장용 메모리장치를 제공하고자 한다.

상기한 목적을 실현하기 위한 본 발명에 따른 부호화된 음성정보 저장용 메모리장치는 CPU로부터 입력되는 데이터 신호와 어드레스 신호를 받아들이기 위한 데이터 버퍼 및 어드레스 버퍼와, 타임스위치 장치로부터 입력되어 본 발명의 메모리장치내의 각 부 입출력 제어 및 선택제어에 이용되는 동기 클럭 및 프레임 동기신호를 받아들이기 위한 동기 클럭 및 프레임 동기버퍼, 상기 어드레스 버퍼를 통한 16개(A0~A15)의 어드레스 신호중 1개 라인을 입력으로 하여 상기 신호의 로우, 하이에 따라 래치기를 선택할 수 있게 하는 래치 선택회로, 상기 데이터 버퍼로 들어온 특정 타임슬롯의 음성정보 송출 EEPROM 및 페이지 지정용 데이터를 저장하기 위한 1차 송신 메모리, 상기 1차 송신 메모리의 리드 및 라이트 제어와 저장할 장소 즉, 각 타임슬롯별 어드레스를 공급하는 1차 송신 메모리 제어부와 상기 1차 송신 메모리의 내용을 64msec마다 전달받아 저장하는 2차 송신 메모리, 상기 2차 송신 메모리의 리드 및 라이트 제어와 저장 어드레스를 공급하는 2차 송신 메모리 제어부, CPU로부터 데이터 버퍼를 통해 입력된 특정 데이터를 3차 메모리의 페이지 지정용 어드레스로 변환하는 어드레스 래치회로와, 상기 어드레스 래치회로를 선택 및 제어하는 래치 제어회로와, 3차 송신 메모리내의 음성정보 송출시 각 페이지내의 256바이트를 지정하는 최하위 어드레스 8비트(A0~A7)를 순차적으로 증가하여 제공하는 어드레스 카운트 회로와, 상기 어드레스 래치회로의 어드레스를 입력으로 하여 64개의 EEPROM으로 이루어진 3차 메모리의 EEPROM 및 리드/라이트를 선택하는 3차메모리 리드/라이트 제어회로와, 부호화된 음성정보 데이터를 가진 512개 페이지의 64개 EEPROM으로 이루어진 3차 메모리와, 상기 3차 송신 메모리로부터 송출된 8비트 데이터를 4비트씩 나누어 저장하는 제1, 제2 서브 하이웨이(SHW) 래치회로와 상기 서브 하이웨이 래치회로의 출력을 직렬 데이터로 변환하는 직·병렬 변환회로와, 상기 직·병렬 변환회로의 출력을 해당 타임슬롯에 동기하여 송출하기 위한 출력 버퍼와, 동기 클럭 및 프레임 등 동기버퍼로부터의 동기신호를 입력받아 음성정보 출력 타이밍을 제어하는 출력 타이밍 제어회로와, 상기 출력 타이밍 제어회로로부터의 동기신호 유무와 3차 송신 메모리로부터의 출력이 지정된 시간에 출력 버퍼로 출력되고 있는지를 체크하여 CPU에 공급하는 오류 검출회로와, CPU가 음성정보를 저장 혹은 송출시 CPU에 타이밍을 인식시켜주기 위한 인터럽트 발생회로를 포함하여 구성된 것을 특징으로 한다.

즉, 상기한 구성으로 된 본 발명에 의하면 CPU에서 출력되는 특정 데이터를 메모리 어드레스로 변환하여 사용함으로써 CPU가 직접 읽고 쓸 수 있는 메모리 영역을 보다 넓게 확장시킬 수 있게 된다.

이하도면을 참조하여 본 발명에 따른 실시예를 설명한다.

제1도는 본 발명의 제1 실시예에 따른 부호화된 음성정보 저장용 메모리장치의 전체적인 구성을 개략적으로 나타낸 블럭 구성도이고, 제2도 내지 제10도는 제1도에 도시된 장치를 기능적으로 세분하여 나타낸 도면으로, 제1도의 구성으로 된 장치의 동작을 세분화된 도면(제2도 내지 제10도)을 참조하여 설명하면 다음과 같다.

먼저, 부호화된 음성정보를 본 발명에 따른 메모리장치에 저장하고자 할 경우를 설명한다.

제2도에 도시된 바와 같이 CPU는 통상의 경우와 마찬가지로 8비트의 데이터 신호(CD0~CD7)와 16비트의 어드레스 신호(CA0~CA15) 및 메모리 지정과 리드/라이트를 지정하는 제어신호(/CMREQ,/CWR)를 각각 데이터 버퍼(1)와 어드레스 버퍼(2)로 출력하게 되고, 타임스위치 장치로부터는 프레임 동기 신호(EFS)와 동기 클럭(ECLK)을 출력하게 되는바, 상기 데이터 버퍼(1)는 CPU(도시되지 않음)로부터 출력되는 8비트의 데이터 신호(CD0~CD7)를 인가받아 이를 내부 데이터 신호(ID0~ID7)로 변환출력하고, 상기 어드레스 버퍼(3)는 16비트의 어드레스 신호(CA0~CA15)와 제어신호(/CMRE1,/CWR)를 인가받아 이를 각각 내부 어드레스 신호(IA0~IA15) 및 내부 제어신호(/MREW,/WR)로 변환하여 출력하게 된다.

또한 동기 클럭 및 프레임 동기버퍼(2)는 그 내부에 클럭 수신 버퍼(20)와 17비트 카운터(29)를 갖추고 있어서, 이 가운데 클럭 수신 버퍼(20)는 상기 타임 스위치 장치(도시되지 않음)로 부터 출력되는 프레임 동기신호(EFS)와 동기 클럭(ECLK)를 인가받아 이를 각각 내부 프레임 동기신호(FS)와 내부 동기 클럭(CLK)으로 변환하여 출력하고, 17비트 카운터(29)는 상기 클럭 수신 버퍼(20)에서 출력되는 내부 프레임 동기 신호(FS)와 내부 동기 클럭(CLK)을 이용하여 SQ0~SQ16 신호를 생성 출력한다.

한편 제3도에도시된 바와 같이 래치 선택회로(11)는 상기 어드레스 버퍼(3)로부터 출력되는 신호 가운데 IA0~IA15 신호와 내부 제어신호 (/MREQ,/WR)를 조합하여 래치 선택신호(/WR1~/WP4)를 출력하게되는 바, 제4도의 도면을 참조하여 래치 4,5,6,7로 구성된 3차 메모리 라이트 제어부(E)의 동작을 각각 살펴보면 아래와 같다.

래치 4는 상기 데이터 버퍼(1)로부터 입력된 데이터(ID7~ID0)를 래치 선택신호(/WP2)의 제어에 의해 수신하여 저장한 후 래치 출력신호(/ROMWE)의 제어에 의해 VA23, A22~A16 신호로 변환하여 출력한다.

래치 5는 상기 데이터신호(ID7~ID0)를 래치 선택신호(/WP3)의 제어에 의해 수신하여 저장한 후 래치출력신호(/ROMWE)의 제어에 의해 A15~A8 신호로 변환하여 출력한다.

즉, 래치 6은 상기 data 신호(ID7~ID0)를 래치 선택신호(/WP4)의 제어에 의해 수신하여 저장한 후 래치 출력신호(ROMWE)의 제어에 의해 D7~D0 신호로 변환하여 출력하다.

래치 7은 어드레스 버퍼(3)로부터 입력된 어드레스 신호(IA7~IA0)를 래치 선택신호(/WP4)의 제어에 의해 수신하여 저장한 후 래치 출력신호(/ROMWE)의 제어에 의해 A7~A0 신호로 변환하여 출력한다.

래치 4,5,6,7은 상기 데이터 버퍼(1)로부터 출력된 내부 데이터 신호(ID0~ID7)와, 래치 선택신호 가운데 그 일부인 /WP2, /WP3, /WP4, 그리고 상기 어드레스 버퍼(3)로부터 출력된 내부 어드레스(IA0~IA7)를 인가받아, 리드/라이트 제어신호인 VA23 신호와, 이후에 설명되어 질 3차 메모리의 페이지정보(A8~A22)신호 및 페이지 내부의 세부 어드레스(A0~A7) 신호와, 실제저장하고자 하는 음성데이터정보(D0~D7)를 3차 메모리측으로 각각 출력하게 된다.

또한 제5도에 도시된 바와 같이, 3차 메모리 리드/라이트 제어회로(31)는 상기한 래치 선택신호(/WP2,/WP4)와 상기 래치 4(21)로부터 출력되는 VA23 신호 및 상기 동기 클럭 및 수신 버퍼(2)내에 설치된 17비트 카운터(29)로부터 출력되는 SQ2 신호를 인가받아 3차 메모리 라이트 제어부(31)내에 설치된 래치 4,5,6,7의 출력을 제어하는 래치 출력신호(/ROMWE)와 3차 메모리 리드/라이트 제어신호(W,R)를 출력하게 된다.

제6도에 도시된 3차 메모리(32)는 총 64개의 EEPROM(3201~3263) 및 리드 제어회로(3264), 라이트 제어회로(3265)로 구성되어 있다.

EEPROM의 각각의 용량은 128K 바이트이며 17개의 어드레스 단자(AB16~AB0), 8개의 데이터단자(DB7~DB0), 입력 제어단자(/WE), 출력 제어단자(/OE)를 가지고 있으며, 17개의 어드레스 단자는 EEPROM의 입력단자로 동작하며 부호화된 정보를 저장하고 출력할 EEPROM 내부의 특정번지를 지정하는 어드레스를 출력하게 된다.

8개의 데이터 단자는 EEPROM의 입력단자 또는 출력단자로 동작하며 EEPROM 내부의 특정번지에 부호화된 정보를 저장하는 경우에는 입력단자로 동작하며 EEPROM 내부의 특정번지에서 부호화된 정보를 출력하는 경우에는 출력단자로 동작한다.

즉, 3차 메모리(32)로 입력된 어드레스 신호중 6비트(A22~A17)는 리드 제어회로(3264), 라이트 제어회로(3265)에 입력되어 리드 또는 라이트할 EEPROM을 선택하게 되며 입력단자(/WE)가 0인 상태에서 8개의 데이터 단자로부터 출력되는 내용이 17개의 어드레스 단자로 부터 출력되는 지정하는 장소에 저장되게 된다.

즉, 상기한 방법을 통하여 생성된 각 신호에 의하여 부호화된 음성정보를 3차 메모리(32)에 저장하는 과정을 정리하면 다음과 같다.

CPU는 음성정보 저장용 3차 메모리의 페이지 어드레스를 두번에 걸쳐 데이터 버퍼(1)로 출력한다. 즉, 처음에 상기 어드레스의 상위 바이트(A16~A23)를 출력하고 두번째로 상기 어드레스의 하위 바이트(A8~A15)를 출력한다.

그리고 처음 상위 바이트(A16~A23)는 래치 4(21)에 래치된 후 메모리 및 리드/라이트 선택회로(31)에서 해석되어 3차 메모리(32)내의 64개의 EEPROM중 하나를 선택하게 된다.

이때, 상기 어드레스(AA16~A23)중에서 최상위 비트(A23)는 리드 및 라이트를 선택하는데에 이용되어지며 그 다음 6비트(A17~A22)는 2=64개의 EEPROM을 지정하는데 이용되고 마지막 비트(A16)는 그 다음에 출력되는 하위 바이트(A8~A15)의 8비트와 함께 9비트로 각 EEPROM내에 2=512개의 페이지를 지정하는데 이용된다.

두번째로 출력되는 하위 바이트(A8~A15)는 래치 5(22)에 래치되어 상술한 바와 같이 3차 메모리(32)의 페이지를 지정한다.

여기서 입력된 각 바이트를 래치하는 래치(21,22)의 선택은 래치 선택회로(11)가 CPU로부터 어드레스 버퍼(3)에 입력되어진 어드레스 라인중 하나를 제어라인으로 이용하여 상기 제어라인의 로우/하이에 따라 래치(21,22)를 선택한다.

상기와 같이 하여 음성정보 저장용 3차 메모리(32)의 페이지를 지정한 후, CPU는 어드레스 버스를 이용하여 상기 선택된 페이지의 2=256바이트중에 한 바이트를 지정할 어드레스(A0~A7)를 출력하며 상기 어드레스(A0~A7)는 어드레스 버퍼(3)에 입력되어져 3차 메모리(32)의 특정 페이지내의 세부 어드레스를 지정하게 된다.

CPU는 상기와 같이 지정된 3차 메모리(32) 어드레스(A0~A7)로 부호화된 음성정보를 이상 설명한 과정을 통하여 3차 메모리(32)의 데이터 버스(D0~D7)로 입력 저장하게 된다.

이어, 3차 메모리(32)에 저장되어 있는 음성정보를 독출하고자 할 경우에 대하여 설명한다.

CPU는 상기한 음성 데이터 저장시와 동일한 경로를 통하여 어드레스 신호와 데이터 신호 및 제어신호를 출력하게 되는바, 상기 데이터 버퍼(1)로부처 변환 출력된 신호는 3차 메모리의 출력 동작에 필요한 어드레스 정보를 임시 저장하는 1차 송신 메모리(12)로 인가되게 된다.

한편 부호화된 음성 데이터가 저장된 3차 메모리(32)의 어드레스 정보는 24비트(VA23,A22~A0)이나 이중 8비트(A7~A0)는 어드레스 카운트 회로(28)에서 제공됨으로 나머지 16비트의 어드레스 정보만을 1차 송신 메모리(12)에 저장한다.

제7도 및 제8도에 도시된 바와 같이 1차 송신 메모리(12), 2차 송신 메모리(13)는 8비트의 바이트 단위로 구성되어 있어 어드레스 정보 16비트를 2개의 영역에 나누어 저장한다.

본 실시예는 64개의 채널로 부호화된 정보를 송출할 수 있도록 구성되어진 바, 이를 위하여 각 채널별로 송출할 수보화된 정보가 저장된 위치를 나타내는 3차 메모리의 어드레스 정보가 64개 필요하게 된다.

이러한 64개의 3차 메모리 어드레스 정보를 저장하기 위하여 1차 송신 메모리(12) 및 2차 송신 메모리(13)는 128바이트의 용량을 갖추고 있다.

128바이트를 선택하기 위한 어드레스 신호(IA6~IA0)와 저장할 데이터 신호(ID7~ID0)는 래치 선택신호(/WP1)에 의해 래치 1404와 래치 1406에 저장된다.

1차 송신 메모리 제어부는 제7도에도시된 바와 같이, 17비트 카운터(5)에서 출력된 SQ1,SQ2 신호에 따라 즉 SQ2가 0이고 SQ1가 1인 경우 1차 메모리 라이트신호(/SWE1)이 0이 되며 이때 래치신호(1404)의 출력을 1차 송신 메모리의 어드레스 신호(A6~A0)로 변환하고 래치(1406)의 출력을 1차 송신 메모리의 데이터 신호(D7~D0)를 저장한다.

17비트 카운터(5)의 출력중 7개의 신호(SQ0,SQ3~SQ7,SQ1)를 버퍼(1405)의 입력으로 하고 버퍼(1405)의 출력을 1차 송신 메모리의 어드레스 신호(A6~A0)로 변환하고 1차 송신 메모리의 데이터 신호출력을 버퍼(1407)의 입력으로 하고 버퍼(1407)의 출력을 2차 송신 메모리의 버퍼(1508)로 전달한다.

SQ2가 1인 경우 1차 메모리 리드신호(/SOE1)이 0이 되며 이때 어드레스 신호(A6~A0)가 지정하는 장소에서 데이터 신호(D7~D0)를 출력하게 된다.

1차 메모리 리드신호가 0인 동안 버퍼(1405)의 입·출력신호는 4번 변화하는데 즉 1차 송신 메모리의 어드레스 신호가 4번 변화함을 의미하며 버퍼(1405)의 입력 신호중 SQ3~SQ7은 채널정보를 가지며 SQ1은 SHW 정보를 가지며 SQ0는 저장할 3차 메모리 어드레스 정보의 상하위 바이트를 구분하는 정보를 가지고 있다.

예를 들어 SQ0가 0이고 SQ1이 0이며 SQ3~SQ7이 0인 경우 1차 메모리의 어드레스정보는 00(Hex)값을 가지며 SWH0의 채널 0에 송출할 부호화된 정보가 저장된 3차 메모리의 어드레스 정보중 하위 바이트정보(VA23,A22~A16)를 저장하는 영역이라는 의미를 가진다.

또한 SQ0가 1이고 SQ1이 1이며 SQ3~SQ7이 0인 경우 1차 메모리의 어드레스 정보는 01(Hex)값을 가지며 SWH0의 채널 0에 송출할 부호화된 정보가 저장된 3차 메모리의 어드레스 정보중 하위 바이트 정보(A15~A8)를 저장하는 영역이라는 의미를 가진다.

또한 SQ0가 0이고 SQ1이 1이며 SQ3~SQ7이 0인 경우 1차 메모리의 어드레스 정보는 40(Hex)값을 가지며 SWH1의 채널 0(CH32)에 송출할 부호화된 정보가 저장된 3차 메모리의 어드레스 정보중 하위 바이트 정보(VA23,A22~A16)를 저장하는 영역이라는 의미를 가진다.

또한 SQ0가 1이고 SQ1이 1이며 SQ3~SQ7이 0인 경우 1차 메모리의 어드레스 정보는 40(Hex)값을 가지며 SWH1의 채널 0(CH32)에 송출할 부호화된 정보가 저장된 3차 메모리의 어드레스 정보중 하위 바이트 정보(A15~A8)를 저장하는 영역이라는 의미를 가진다.

SQ2가 1인 SQ1은 0 상태 및 1 상태를 가지며 SQ1이 0인동안 SQ0은 0 상태 및 1 상태를 가지며 SQ1가 1인 동안 SQ0은 0 상태 및 1상태를 가지게 되어 결국 SQ2가 1인 동안 1차 메모리의 어드레스 정보는 4번 변화한다.

SQ2가 1인 동안 즉 이분의 일 채널 주기동안 SHWO 및 SHW1의 2개의 채널에 송출할 부호화된 정보가 저장된 3차 메모리의 어드레스 정보를 모두 출력할 수 있음을 나타낸다.

제8도에도시된 바와 같이, 2차 송신 메모리는 1차 송신 메모리의 내용을 저장하는 것으로 1차 송신 메모리의 내용은 CPU의 쓰기동작 시점에 따라 수시로 변화할 수 있다.

3차 송신 메모리의 출력은 채널별로 256페이지 단위로 이루어진다.

하나의 페이지의 내용이 출력되는 동안 해당 채널의 페이지 정보는 변경되지 않아야 한다.

이를 만족시키기 위하여 2차 송신 메모리를 사용한다.

하나의 페이지 내용 0을 출력할 동안 채널별 페이지 정보를 유지하고 각 채널별로 하나의 페이지 내용의 출력이 완료되면 새로운 페이지 정보를 1차 송신 메모리로부터 전달받아 저장한다.

2차 송신 메모리의 입력동작시 어드레스 신호는 1차 송신 메모리의 출력동작시 어드레스 신호와 동일하며 이때의 데이터 신호는 1차 송신 메모리의 출력 데이터 신호와 동일하다.

2차 송신 메모리 제어부의 라이트 주기 표시신호(/PON)는 65.536msec의 주기를 가지고 0인 상태가 256μsec 동안 유지되는 신호이다.

2차 송신 메모리 제어부의 라이트 주기 표시신호(/PON)가 0인 상태동안 1차 송신 메모리의 내용이 2차 송신 메모리로 전달되어 저장되며 이 기간동안에는 2차 송신 메모리는 SQ2 신호가 0인 상태에서 출력동작을, SQ2 신호가 1인 상태이고 CLK 신호가 0인 상태에서 입력동작을 수행한다.

한편, 17비트 카운터로부터 출력된 신호(SQ0~SQ2)를 이용하여 2차 송신 메모리의 출력을 4개의 래치에 저장하는 역활과 4개의 래치 저장된 정보를 출력하여 3차 메모리의 어드레스 정보로 제공하는 역활을 수행하는 래치 제어회로(27)는 제9도에도시된 바와 같이, SQ2 신호가 0인 주기동안 SQ1,SQ2 신호의 변화에 따라 2차 송신 메모리의 내용이 4번 변화하면서 출력되게 된다. 2차 송신 메모리의 출력을 래치에 순차적으로 저장하게 되는 바, LCP0 신호가 0에서 1로 변화하는 순간 2차 송신 메모리의 출력이 래치 0(23)에 저장되며 LCP1 신호가 0에서 1로 변하는 순간 2차 송신 메모리의 출력 래치 1(24)에 저장되며 LCP20 신호가 0에서 1로 변화하는 순간 2차 송신 메모리의 출력이 래치2(25)에 저장되며 LCP2 신호가 0에서 1로 변화하는 순간 2차 송신 메모리의 출력이 래치 3(26)에 저장된다.

/LOE0가 0인 상태동안 래치 0, 래치 1의 출력이 3차 메모리의 어드레스 정보로 출력되며 /LOE1가 0인 상태동안 래치 2, 래치 3의 출력이 3차 메모리의 어드레스 정보로 출력된다.

CPU는 독출하고자 하는 음성정보가 저장된 3차 메모리(32)의 페이지 어드레스(A8~A22)와 독출을 지시하는 리드 제어 어드레스(A23)를 두번에 걸쳐 바이트 단위로 데이터 버스를 이용하여 데이터 버퍼(1)로 출력한다.

CPU는 상기 독출용 페이지 어드레스(A8~A23)를 출력함과 동시에 상기 독출 음성정보가 출력될 타임슬롯 정보를 어드레스 버스를 통해 어드레스 버퍼(3)로 출력하게 되는데, 1차 송신 메모리 제어부(14)는 상기 타임슬롯 정보를 받아 1차 송신 메모리(12)의 해당 타임슬롯의 어드레스를 발생시켜 바이트 단위로 2회, 상기 독출용 페이지 어드레스(A8~A23)를 저장하며, 상기 저장된 독출용 어드레스는 2차 송신 메모리 제어부(15)의 제어에 의해 2차 송신 메모리(13)에 복사되게 된다.

여기서 2차 송신 메모리(13)는 음성정보 독출시 각 페이지의 256바이트를 독출할 동안 해당 페이지를 유지하기 위해 이용된다.

한편 제9도에 도시된 래치 제어회로(27)는 상기 동기 클럭 및 프레임 동기버퍼(2)로부터 출력된 SQ0~SQ2 신호를 근거로 래치 제어신호(LCP0~LCP3)를 출력하게 되고, 이로부터 출력되는 래치 제어신호(LCP0~LCP3)는 제10도에 도시된 래치부(D)로 인가되어 A0~A22 신호 및 VA23 신호를 출력하게 된다.

상기 독출용 페이지 어드레스(A8~A23)는 래치 0,1,2,3(23,24,25,26)에 래치되며 타임슬롯 0부터 타임슬롯 31까지는 래치 0,1(23,24)에 래치되고, 타임슬롯 32부터 타임슬롯 63까지는 래치 2,3(25,26)에 래치된다.

또한 상기 래치 0,1,2,3(23,24,25,26)은 두 파트로 나뉘어 독출용 페이지 어드레스(A8~A23)중에서 상위 바이트(A16~A23)는 각 타임슬롯에 따라 래치 0,2(23,25)에 래치되어 메모리 및 리드/라이트 선택회로(31)에 입력되고 하위 바이트(A8~A15)는 각 타임슬롯에 따라 래치 1,3(24,26)에 래치되어 3차 메모리(32)의 어드레스(A8~A15)에 입력된다.

상기와 같은 래치 0,1,2,3(23,24,25,26)의 선택은 래치 제어회로(27)에 의해 이루어진다.

상기와 같이 하여 독출용 페이지 어드레스(A8~A23)가 지정되면 어드레스 카운트 회로(28)는 0부터 255까지 순차적으로 어드레스를 증가하여 3차 메모리(32)의 바이트 어드레스(A0~A7)를 공급하고, 상기 공급된 어드레스(A0~A7)에 따라 3차 메모리(32)로부터 부호화된 음성정보가 데이터 버스를 통해 제1, 제2 SHW 래치(41,42)로 송출된다. 이때 송출정보는 ACPCM 부호화되어 있음으로 4비트 단위로 래치되며, 타임슬롯 0~31까지는 제1SHW로, 타임슬롯 32~63까지는 제2SHW로 각각 출력되게 된다.

상기 제1, 제2SHW 래치(41,42)에 래치된 신호는 직·병렬 변환회로(51,52)에서 직렬 변환되어 출력 버퍼(61,62)를 통해 제1, 제2SHW로 출력되어 ADPCM 부호화된 정보를 부호화하는 장치(도시되지 않음)로 출력되게 된다.

이상 설명한 바와같이 본 발명의 부호화된 음성정보 저장용 메모리장치는 ADPCM 부호화 방식을 사용하여 메모리 이용효율을 두배로 높이고 메모리로 EEPROM을 이용함으로써 전원이 오프될 경우 정보손실의 위험을 막고 원하는 음성정보를 필요시에 CPU와 기타 제어장치에 의해 저장하여 사용할 수 있도록 하였으며, 송출시 2개의 서브 하이웨이를 이용하여 64개의 타임슬롯별 정보를 동시에 송출할 수 있는 효과를 제공한다.

Claims (5)

1. CPU로부터 입력되는 데이터 신호·어드레스 신호를 받아들이기 위한 각 데이터 버퍼(1), 어드레스 버퍼(3)와, 타임 스위치 장치로부터 입력되는 동기 클럭 및 프레임 동기 신호를 입출력 제어 및 선택제어에 이용하는 동기 클럭 및 프레임 동기버퍼(2), 상기 어드레스 버퍼(3)를 통한 제어 신호의 로우/하이에 따라 래치를 선택하는 래치 선택회로(11), 상기 데이터 버퍼(1)로 입력된 데이터를 저장하기 위한 1차 송신 메모리(12), 상기 1차 송신 메모리(12)의 리드 및 라이트 제어 및 각 타임슬롯별 어드레스를 공급하는 1차 송신 메모리 제어부(14), 상기 1차 송신 메모리(12)의 내용을 저장하는 2차 송신 메모리(13), 상기 2차 송신 메모리(13)의 리드/라이트 제어와 저장 어드레스를 공급하는 2차 송신 메모리 제어부(15), 페이지를 지정하기 위한 어드레스를 래치하는 어드레스 래치회로(21~26), 상기 어드레스 래치회로(21~26)를 선택/제어하는 래치 제어회로(27), 3차 송신 메모리(32)내의 바이트 어드레스를 지정하는 최하위 어드레스 8비트(A0~A7)를 순차적으로 증가하여 제공하는 어드레스 카운트 회로(28), 상기 어드레스 래치회로(21,23,25)로부터 입력된 어드레스를 입력으로 3차 메모리(32)의 EEPROM 및 리드/라이트를 선택하여 제공하는 메모리 제어 및 리드/라이트 선택회로(31), 송출할 부호화된 음성정보를 바이트 단위로 저장하는 3차 메모리(32), 상기 3차 메모리(32)로부터 송출된 8비트 데이터를 4비트 단위로 래치하는 제1, 제2SHW 래치회로(41), 상기 제1, 제2SHW 래치회로(41,42)의 출력을 직렬 데이터로 변환하는 직/병렬 변환회로(51,52),상기 직/병렬 변환회로(51,52)의 출력을 송출하기 위한 출력 버퍼(61,62), 동기 클럭 및 프레임 동기버퍼(2)로부터의 동기신호를 입력으로 하여 음성정보 출력 타이밍을 제어하는 출력 타이밍 제어회로(71), 상기 출력 타이밍 제어회로(71)로부터의 동기 신호 유무와 3차 메모리(32)로부터의 출력이 지정된 시간에 출력버퍼(61,62)로 출력되고 있는지를 체크하는 오류 검출회로(72), 일정간격으로 인터럽트를 발생하여 CPU에 타이밍을 인식시켜 주기 위한 인터럽트 발생회로(73)로 구성되어지는 부호화된 음성정보 저장용 메모리장치.
2. 제1항에 있어서, 부호화된 음성정보 저장용 메모리장치는 ADPCM 방식에 의해 부호화한 음성정보를 저장하는 부호화된 음성정보 저장용 메모리장치.
3. 제1항에 있어서, 1차 송신 메모리(12) 및 2차 송신 메모리(13)의 구성은 바이트 단위로 하되, 2바이트씩 나누어 최하위 어드레스(OOH)로부터 두 바이트의 내용은 제1SHW의 첫번째 타임슬롯으로 송출할 데이터가 저장된 3차 메모리(32)의 페이지를 저장하게 하고, 그 다음 두 바이트의 내용은 제2SHW의 첫번째 타임슬롯으로 송출할 데이터가 지정된 3차 메모리(32)의 페이지를 지정하게 하는 등, 1차, 2차 송신 메모리(12,13)의 각 어드레스가 송출할 각 타임슬롯에 대응되고, 대응되는 각 타임슬롯의 어드레스에 송출될 데이터가 저장된 3차 메모리(32)의 페이지 어드레스를 저장하는 것을 특징으로 하는 부호화된 음성정보 저장용 메모리장치.
4. 제1항에 있어서, 3차 메모리(32)는 송출할 음성정보를 한 타임슬롯 주기동안 두번 출력하며, 첫번째 출력된 데이터를 제1SHW로 송출하고 두번째 출력된 데이터를 제2SHW로 송출하는 것을 특징으로 하는 부호화된 음성정보 저장용 메모리장치.
5. 제1항에 있어서, CPU는 특정 데이터를 출력하여 래치시킨 후, 상기 특정 데이터에 의해 CPU가 직접 접근할 메모리를 선택하고 선택된 메모리의 특정번지에 CPU의 어드레스 신호와 데이터 신호를 이용하여 부호화된 음성정보를 쓸 수 있도록 하는 것을 특징으로 하는 부호화된 음성정보 저장용 메모리장치.