KR950001506B1 - 자동 위상 등화 장치 - Google Patents

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Description

자동 위상 등화 장치

제1도는 종래 기술에 의한 위상 등화부가 채용된 PAM 정보 수신 시스템의 구성도.

제2도는 본 발명에 의한 자동 위상 등화장치가 채용된 PAM 정보 수신 시스템의 구성도.

제3도는 제2도에 따른 자동 위상 등화장치에 채용되어 있는 필터 콘트롤러부와 적응 등화 필터부의 상세 구성도.

제4도는 제2도에 따른 PAM 정보 수신 시스템의 각 구성 부분에서의 입출력 파형도.

제5도는 제3도에 따른 필터 콘트롤러부에 채용된 마이크로 프로세서에 의해서 필터 계수값을 정하는 과정의 흐름도.

제6도는 이상적 임펄스 응답도를 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 안테나 20 : 동조 및 복조부

30 : 저역 여파부 40 : 자동 위상 등화장치

41 : 제1아날로그/디지틀 신호 변환부

42 : 필터 콘트롤러부 43 : 제2아날로그/디지틀 신호 변환부

44 : 적응 등화 필터부 45 : 합성부

50 : 데코딩부 60 : 디지틀/아날로그 신호 변환부

70 : 음극선관 80 : 스피커

42a : 스태틱 램 42b : 데이타 버퍼

42c : 마이크로 프로세서 44a, 44b, 44c, 44d : 지연소자

44e : 디멀티플렉서 44f, 44g, 44h, 44i, 44j : 스태틱 램

44p : 가산기

본 발명은 자동 위상 등화 장치에 관한 것으로, 특히 PAM(Pulse Amplitude Modulation) 정보 수신시스템에 있어서 전송로의 특성조건에 의한 손실을 적응적으로 보상하여 주는 자동 위상 등화 장치에 관한 것이다.

일반적인 PAM 정보 송수신 시스템에 있어서 전송로를 통하여 전송되는 신호는 전송속도의 1/2fm(fm은 차단 주파수) 대역폭이 확보되야 하는바, 실제적인 전송로를 통한 신호는 통과 대역 감쇠가 0인 구형 대역폭 실현이 불가능하여 ISI(Inter Symbol Interference)현상이 발생한다.

상기 전송로에 ISI현상이 발생하면 이 전송로를 통하여 입출력되는 화상신호는 감쇠하여 화질저하의 요인이 되고, 또한 음성신호에 에러를 유발하여 심각한 음질변화를 초래한다.

상기한 바와 같이 ISI현상에 의해서 발생하는 화질 및 음질저하를 방지하기 위한 종래기술의 PAM 정보수신 시스템은 제1도에 도시된 바와 같다. 제1도에 의하면, 안테나(1)에 수신된 화상 및 음성신호가 복합된 신호는 동조 및 복조부(2)와 저역통과필터부(3)를 거쳐 위상등화부(4)에 전송된다.

상기 위상등화부(4)는 저역통과필터부(3)에서 위상 왜곡된 필터링 신호를 받아서 평탄하게 하는 작용을 한다. 상기 위상등화부(4)에서 평탄화된 화상 및 음성신호는 기저대역신호처리부(5)에서 기저값이 조정되어 음극선관(6)과 스피커(7)로 각각 전송된다.

상기와 같이 종래기술에 의한 PAM 정보 수신 시스템의 위상등화부(4)는 전송로를 통해 입출력되는 정보손실을 적응적으로 보상할 수 없는 문제점이 있었다.

따라서 본 발명은 상기 문제점을 해결하기 위하여 창출한 것으로서 PAM 정보 송수신 시스템의 전송로를 통해서 전송되는 PAM 신호의 정보손실을 적응적으로 보상하기 위한 위상 등화를 수행함에 있어, 알고리즘을 이용하여 최적의 전송조건을 유지하기 위한 자동 위상 등화 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 동조 및 복조부와 저역 여파부를 포함한 PAM 정보 수신 시스템에 있어서, 상기 저역 여파부에서 필터링된 아날로그 신호를 16Msps 전송량을 갖는 디지틀 신호로 변환하는 제1아날로그/디지틀 신호 변환부와, 상기 제1아날로그/디지틀 신호 변환부에서 전송되는 임펄스와 이상적인 임펄스와의 차를 계산하여 보상 필터 계수값을 출력하는 필터 콘트롤러부와, 상기 저역 여파부에서 필터링된 아날로그 신호를 32Msps 전송량을 갖는 디지틀 신호로 변환하는 제2아날로그/디지틀 신호변환부와, 상기 필터 콘트롤러부와 상기 제2아날로그/디지틀 신호 변환부에서 각각 전송되는 신호를 이용하여 등화펄스를 출력하는 적응 등화 필터부와, 상기 제1아날로그/디지틀 신호 변환부에서 출력되는 신호에 상기 적응 등화 필터부에서 출력되는 등화펄스를 합성하여 PAM 정보 수신 시스템의 테코딩부에 전송하는 합성부를 포함함을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명을 상세히 기술하기로 한다.

제2도는 본 발명에 의한 자동 위상 등화 장치(40)가 채용된 PAM 정보 수신 시스템의 구성도이다.

제3도는 제2도에 따른 자동 위상 등화 장치(40)에 채용된 필터 콘트롤러부(42)와 적응 등화 필터부(44)의 상세 구성도이다.

제2도 및 제3도에 의하면, 본 발명에 의한 자동 위상 등화 장치(40)는 PAM 정보 수신 시스템에 포함된 저역 여파부(30)에서 필터링된 아날로그 신호를 16Msps(Mega Sample Per Second) 전송량을 갖는 디지틀 신호로 변환하는 제1아날로그/디지틀 신호 변환부(41)와; 상기 제1아날로그/디지틀 신호 변환부(41)에서 출력되는 임펄스 신호를 저장하고 전원공급이 계속되는 한 저장된 임펄스 신호를 계속 기억하는 스태틱 램(42a)과, 상기 스태틱 램(42a)에서 출력되는 임펄스 신호의 전송 속도차를 보정하기 위한 데이타 버퍼(42b)와, 상기 데이타 버퍼(42b)에서 전송되는 임펄스 신호의 응답도와 표준 임펄스 응답도의 차를 계산하여 보상필터 계수값을 출력하는 마이크로 프로세서(42c)를 포함한 필터 콘트롤러부(42)와; 상기 저역 여파부(30)에서 필터링된 아날로그 신호를 32Msps 전송량을 갖는 디지틀 신호로 변환하는 제2아날로그/디지틀 신호 변환부(43)와; 상기 제2아날로그/디지틀 신호 변환부(43)에서 전송되는 신호를 지연시키는 지연소자들(44a, 44b, 44c, 44d)과, 상기 필터 콘트롤러부(42)를 구성하는 마이크로 프로세서(42c)에서 발생하는 선택신호인 어드레스 신호에 따라 마이크로 프로세서(42c)에서 전송되는 다중화된 필터 계수값을 출력하는 디멀티플렉서(44e)와; 상기 디멀티플렉서(44e)에서 선택적으로 출력되는 필터 계수값을 저장하고 지연소자들(44a, 44b, 44c, 44d)의 입출력 단자에 접속되어 있는 멀티플렉서(44k, 44l, 44m, 44n, 44o)에서 선택되어 어드레스 단자에 인가되는 지연신호에 따라 저장된 펄스신호를 각각 출력하는 스태틱 램들(44f, 44g, 44h, 44i, 44j)과, 상기 스태틱 램들(44f, 44g, 44h, 44i, 44j)에서 각각 전송되는 필터 계수값을 가산하여 등화신호를 출력하는 가산기(44p)를 포함한 적응 등화 필터부(44)와; 상기 제1아날로그/디지틀 신호 변환부(41)에서 출력되는 펄스신호에 상기 적응 등화 필터부(44)에서 출력되는 신호를 합성하여 ISI현상이 제거된 펄스신호를 데코딩부(50)로 전송하는 합성부(45)로 구성된다.

상기한 바와 같은 구성을 가진 본 발명의 작동관계를 상세히 설명하면 다음과 같다.

제2도 및 제3도에 의하면, 안테나(10)에 수신되는 PAM 정보 신호는 동조 및 복조부(20)와 저역 여파부(30)를 거쳐 제4a도에 도시된 바와 같은 형태로 본 발명에 의한 자동 위상 등화 장치(40)를 구성하는 제1아날로그/디지틀 신호 변환부(41)에 입력된다. 상기 제1아날로그/디지틀 신호 변환부(41)는 입력되는 PAM 정보 신호를 제4b도와 같은 펄스형태의 신호(Ci)로 변환하여 필터 콘트롤러부(42)를 구성하는 스태틱 램(42a)에 저장한다. 이때, 상기 스태틱 램(42a)에 저장된 펄스신호의 데이타는 전원공급이 계속되는 한 계속 기억된다.

상기 스태틱 램(42a)에 저장된 데이타는 마이크로 프로세서(42c)의 제어신호에 의해서 데이타 버퍼(42b)로 전송된다. 또한, 상기 데이타 버퍼(42b)는 마이크로 프로세서(42c)의 제어신호에 의해서 스태틱 램(42a)에서 출력되는 펄스신호의 전송속도차를 보정하여 마이크로 프로세서(42c)에 전송한다.

상기 마이크로 프로세서(42c)는 데이타 버퍼(42b)에서 출력된 임펄스 신호와 내장되어 있는 표준 임펄스 응답신호의 차를 계산하여 보상필터의 계수값을 제4c도와 같은 파형으로 적응 등화 필터부(44)를 구성하는 디멀티플렉서(44e)에 전송한다.

제5도는 필터 콘트롤러부(42)에 채용된 마이크로 프로세서(42c)에 의해서 필터 계수값을 정하는 과정의 흐름도이다.

제5도에 의하면, 화상의 수직 귀선 기간중의 임펄스 신호를 수신하여 현재의 위상 상태를 판정하고, 보상하여야 될 값이 얼마인지를 결정하여, 그에 해당하는 필터 계수값을 적응 등화 필터부(44)를 구성하는 스태틱 램들(44f, 44g, 44h, 44i, 44j)로 전송하기 위해서 데이타 버퍼(42b)에서 출력되는 임펄스 데이타를 독취한다(1단계).

상기 1단계를 수행하고나서 임펄스 데이타와 25번째의 데이타 값이

인가를 판단하는 과정을 수행한다(2단계). 상기 2단계에서 25번째 데이타 값이

이면 다음 스텝을 웨이트(Wait)하는 3단계로 이행하여 1단계로 복귀한다.

상기 2단계에서 25번째 데이타값이

이 아니면 24번째 데이타값이 0보다 크거나 같은가를 판단하는 4단계로 이행한다. 상기 4단계에서 24번째 데이타값이 0보다 크거나 같으면 위상이 진상이므로 24번째 데이타값이

인가를 판단한다(5단계).

상기 5단계에서 24번째 데이타값이

이면 상기 3단계로 복귀하고 24번째 데이타값이

이 아니면 6단계로 이행한다. 상기 6단계에서 24번째 데이타값이

보다 작거나 같으면 케이스 1계수값을 출력하고(7단계) 24번째 데이타값이

보다 크면 8단계로 이행한다.

이와 같이 24번째 데이타값이 설정값들(

,

,

,

)보다 작거나 같으면 소정케이스(케이스 1, 2, 3, 4)의 계수값은 각기 출력하는 단계들(7, 9. 11, 13)을 수행한다. 이때, 24번째 데이타값이 상기 설정값 (

)보다 크게되면 시스템을 리세트하는 23단계로 이행한다.

한편, 상기 4단계에서 24번째 데이타값이 0보다 작으면 위상이 지상이므로 14단계로 이행하여 25번째 데이타값이

보다 크거나 같은가를 판단한다. 상기 14단계에서 25번째 데이타값이

보다 크거나 같으면 3단계로 복귀하고 25번째 데이타값이

보다 작으면 15단계로 이행한다.

상기 15단계에서 25번째 데이타값이

보다 작으면 케이스 5계수값을 출력한다(16단계), 이와같이 25번째 데이타값이 설정값(

,

,

,

)이 같거나 크게되면 소정케이스(케이스 5, 6, 7, 8)의 계수값을 각기 출력하는 단계들(16, 18, 20, 22)을 수행한다.

상기 24번째 데이타값이 설정값

보다 작으면 시스템을 리세트하는 23단계로 이행한다. 상기 설정값들은 제6도에 근거한 것으로 제6도의 횡축은 샘플번호를 표시하고 있다. 이때, 제6도의 0는 25번째 샘플이며 -25와 25는 각기 첫번째 샘플값과 마지막 샘플값을 나타낸다. 상기 단계들에서와 같이 제6도에 도시된 파형의 위상이 진상일 경우는 파형이 좌측으로 이동하고 위상이 지상일 경우는 파형이 우측으로 이동한다. 상기 22단계에서의 케이스 8계수값은 각각의 케이스에 대하여 스태틱 램들(44f, 44g, 44h, 44i, 44j)에 기록된 필터계수로서 임의로 정해지는 값이다.

상기 디멀티플렉서(44e)는 제5도에 도시된 흐름도를 수행하는 마이크로 프로세서(42c)에서 전송되는 다중화된 하나의 신호를 여러개의 독립된 신호로 분리하는 한편, 마이크로 프로세서(42c)의 어드레스 단자(Addr)에서 출력되는 어드레스신호에 의해서 적응 등화 필터부(44)를 구성하는 스태틱 램들(44f, 44g, 44h, 44i, 44j)의 입력단자(Di)에 분리된 신호를 입력시킨다.

한편, 상기 저역 여파부(30)에서 출력되는 펄스신호(Fi)는 제2아날로그/디지틀 신호 변환부(43)를 통하여 지연소자들(44a, 44b, 44c, 44d)에서 순차적으로 지연되는바, 이 지연소자들(44a, 44b, 44c, 44d)의 각 입출력단자에 연결된 멀티플렉서(44k, 44l, 44m, 44n, 44o)를 통해서 지연 전송되는 신호는 스태틱 램들(44f, 44g, 44i, 44j)의 어드레스 단자(ADDR)에 인가된다. 상기 스태틱 램들(44f, 44g, 44h, 44i, 44j)의 어드레스자(ADDR)에 인가되는 어드레스 신호는 스태틱 램들(44f, 44g, 44h, 44i, 44j)에 저장된 데이타 신호로 제어하여 가산기(44p)에 각각 전송한다.

상기 가산기(44p)에 전송된 각 데이타 신호는 실제 존재점이 없는 제4도의 d) 형태의 파형신호를 합성부(45)에 전송한다. 이때, 상기 합성부(45)는 제1아날로그/디지틀 신호 변환부(41)에서 출력되는 펄스신호와 가산기(44p)에서 출력되는 등화신호를 합성하여 제4e도와 같은 신호를 출력한다. 상기 합성부(45)는 ISI현상이 제거된 신호를 데코딩부(50)에 전송한다. 상기 데코딩부(50)에서 부호화된 신호는 디지틀/아날로그 신호 변환부(60)를 거쳐 아나롤그 신호로 변환되어 음극선관(70)과 스피커(80)에 인가된다.

상술한 바와 같이 본 발명은 화상신호를 수신하여 재현할 때 발생하는 화질의 열화가 발생하지 않고 음성신호에 대한 에러를 유발하지 않아 음질변화가 없으며, 마이크로 프로세서와 간단한 하드웨어에 의하여 알고리즘을 수행함으로써 PAM 수신 시스템에 간단하게 적용할 수 있으며, 정보 수신 시스템의 규격이나 종류에 관계없이 대응할 수 있는 제반 효과가 있다.

Claims (3)

1. 동조 및 복조부(20)와 저역 여파부(30)를 포함한 PAM 정보수신 시스템에 있어서, 상기 저역 여파부에서 필터링된 아날로그 신호를 16Msps 전송량을 갖는 디지틀 신호로 변환하는 제1아날로그/디지틀 신호변환부(41)와, 상기 제1아날로그/디지틀 신호 변환부(41)에서 전송되는 임펄스와 이상적인 임펄스와의 차를 계산하여 보상 필터 계수값을 출력하는 필터 콘트롤러부(42)와, 상기 저역 여파부(30)에서 필터링된 아날로그 신호를 32Msps전송량을 갖는 디지틀 신호로 변환하는 제2아날로그/디지틀 신호 변환부(43)와, 상기 필터 콘트롤러부(42)와 상기 제2아날로그/디지틀 신호 변환부(43)에서 각각 전송되는 신호를 이용하여 등화펄스를 출력하는 적응 등화 필터부(44)와, 상기 제1아날로그/디지틀 신호 변환부(41)에서 출력되는 신호에 상기 적응 등화 필터부(44)에서 출력되는 등화펄스를 합성하여 PAM정보수신 시스템의 데코딩부(50)에 전송하는 합성부(45)를 포함함을 특징으로 하는 자동 위상 등화 장치.
2. 제1항에 있어서, 필터 콘트롤러부(42)는 상기 제1아날로그/디지틀 신호 변환부(41)에서 출력되는 임펄스 신호를 저장하고 전원공급이 계속되는한 저장된 임펄스 신호를 계속 기억하는 스태틱 램(42a)과, 상기 스태틱 램(42a)에서 출력되는 임펄스 신호의 전송속도차를 보정하기 위한 데이타 버퍼(42b)와, 상기 데이타 버퍼(42b)에서 전송되는 임펄스 신호의 응답도와 표준 임펄스 응답도의 차를 계산하여 출력하는 마이크로 프로세서(42c)를 포함함을 특징으로 하는 자동 위상 등화 장치.
3. 제1항에 있어서, 적응 등화 필터부(44)는 상기 제2아날로그/디지틀 신호 변환부(43)에서 전송되는 신호를 지연시키는 지연소자들(44a, 44b, 44c, 44d)과, 상기 필터 콘트롤러부(42)를 구성하는 마이크로 프로세서(42c)에서 발생하는 선택신호인 어드레스 신호에 따라 마이크로 프로세서(42c)에서 전송되는 다중화된 필터 계수값을 출력하는 디멀티플랙서(44e)와, 상기 디멀티플렉서(44e)에서 선택적으로 출력되는 필터계수값을 저장하고 지연소자들(44a, 44b, 44c, 44d)의 입출력단자에 접속되어 있는 멀티플랙서(44k, 44l, 44m, 44n, 44o)에서 선택되어 어드레스단자에 인가되는 지연신호에 따라 저장된 신호를 각각 출력하는 스태틱 램들(44f, 44g, 44h, 44i, 44j)과, 상기 스태틱 램들(44f, 44g, 44h, 44i, 44j)에서 각각 전송되는 필터 계수값을 가산하여 등화신호를 출력하는 가산기(44p)를 포함함을 특징으로 하는 자동 위상 등화 장치.

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