KR950001161B1 - Tft and manufacturing method thereof - Google Patents
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Abstract
Description
제1도는 이 발명의 실시예에 따른 박막트랜지스터의 단면도.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.
제2도는 제1도에 따른 박막트랜지스터의 제조 공정도.2 is a manufacturing process diagram of the thin film transistor according to FIG.
제3a도 및 제3b도는 종래의 자기 정합형 및 비-자기 정합형 박막트랜지스터를 나타낸 단면도이다.3A and 3B are cross-sectional views showing conventional self matching and non-self matching thin film transistors.
[산업상 이용분야][Industrial use]
이 발명은 박막트랜지스터의 그의 제조방법에 관한 것으로 더욱 상세하게는 액정표시장치 및 SRAM의 액티브 소자로 이용되는 박막트랜지스터에서 소스영역 및 드레인영역의 형성방법의 개선에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor, and more particularly, to an improvement in a method of forming a source region and a drain region in a thin film transistor used as an active element of a liquid crystal display device and an SRAM.
[종래기술 및 문제점][Prior Art and Problem]
액티브 소자로서는 비정질이나 다결정 실리톤을 이용한 박막트랜지스터 등이 있다.Examples of the active element include a thin film transistor using amorphous or polycrystalline silicide.
현재 가장 흔히 사용되는 비정질 실리콘(a-Si) 박막트랜지스터는 플라즈마 CVD를 써서 저가의 유리기판 위에 저온에서 제작할 수 있어서 대면적화에 용이하여 양산성이 우수하다. 그러나 이러한 비정질 실리콘 박막트랜지스터는 역 스테거(Stagger)형으로 한정되어 사실상 셀프 얼라인화는 불가능해 진다. 이 때문에 광 리크(leak)전류에 대한 문제가 발생하고 이 대책으로써 차광막을 필요로 한다. 또한, 게이트 절연막을 고온(300℃ 이상)에서 증착이 어렵다는 단점이 있다.Currently, the most commonly used amorphous silicon (a-Si) thin film transistor can be fabricated at low temperature on a low-cost glass substrate using plasma CVD, so it is easy to large area and has excellent mass productivity. However, this amorphous silicon thin film transistor is limited to a reverse staggered type, which makes virtual self-alignment impossible. For this reason, there arises a problem with the optical leakage current, and as a countermeasure, a light shielding film is required. In addition, it is difficult to deposit the gate insulating film at a high temperature (over 300 ° C).
반면에 다결정 실리콘 트랜지스터는 셀프 얼라인화되어 있으므로 기생용량이 매우 작고, 고온 공정을 실시함에도 불구하고 비정질 실리콘 박막트랜지스터 보다 2-3자리 높은 전계효과 이동도, 신뢰성 높은 액티브 소자를 실현할 수 있다.On the other hand, since the polycrystalline silicon transistor is self-aligned, the parasitic capacitance is very small, and despite the high temperature process, it is possible to realize an active device having a high field effect mobility and a reliability of 2-3 digits higher than that of the amorphous silicon thin film transistor.
이러한 장점을 갖는 다결정 실리콘 트랜지스터도 해결해야 할 과제가 있다. 한가지는 오프 전류의 억제이고, 다른하나는 프로세스 온도의 저온화이다. 전자에 대해서는 다결정 실리콘의 박막화와 듀얼 게이트 구조의 채용으로 다소 해결하고 있다. 후자의 과제에 있어서는 현재 900℃ 이상의 프로세스 온도를 600℃ 이하로 해서 고가인 석영기판 대신 저가인 유리기판을 사용하는 연구가 활발히 진행되고 있다. 이 저온 프로세스 다결정 실리콘 박막트랜지스터에서 주변 구동회로를 일체화한 예도 있다.Polycrystalline silicon transistors having this advantage also have a problem to be solved. One is the suppression of off current and the other is the lowering of the process temperature. The former has been somewhat solved by thinning polycrystalline silicon and adopting a dual gate structure. In the latter problem, the research which uses the low cost glass substrate instead of the expensive quartz substrate currently has been actively performed by making process temperature of 900 degreeC or more into 600 degreeC or less. In this low-temperature process polycrystalline silicon thin film transistor, there is an example in which a peripheral drive circuit is integrated.
그럼, 종래의 다결정 실리콘 박막트랜지스터를 제3도를 참조하여 그 유형 별로 그 구조 및 문제점을 살펴본다.Then, the structure and problems of the conventional polycrystalline silicon thin film transistors by type are described with reference to FIG.
하기에 제시되는 기술은 ＂Poly-Si TFTs FOR arge Area Applications-S.Morojumi-Japan Dispaly, 1989, p148-p151에 잘 나타나 있다.The technique presented below is well illustrated in ＂Poly-Si TFTs FOR arge Area Applications-S. Morojumi-Japan Dispaly, 1989, p148-p151.
제3도는 대표적인 다결정 실리콘(Pply-Si) 박막트랜지스터의 단면도로써, 제3a도는 자기 정합형 박막트랜지스터(Self aligned TFT)의 단면도이고, 제3b도는 비-자기 정합형 박막트랜지스터(Non-self aligned TFT)의 단면도이다.FIG. 3 is a cross-sectional view of a representative polycrystalline silicon (Pply-Si) thin film transistor, FIG. 3a is a cross-sectional view of a self aligned TFT, and FIG. 3b is a non-self aligned TFT. ) Is a cross-sectional view.
자기 정합형 다결정 실리콘 박막트랜지스터는 제3a도에 나타낸 바와 같이 유리기판(10) 위에 600℃ 혹은 그 이하에서 다결정 실리콘층(20)이 형성되고, 게이트 산화막(30)이 형성된 후에 게이트 전극(40)이 형성된다. 그 후에 게이트 전극(40)을 마스크로 하여 자기 정합적으로 이온주입하여 소스, 드레인 영역(50)을 형성한다. 그 다음 두꺼운 실리콘 산화막(35)을 증착하고, 접촉홀을 형성한 다음, 화소전극을 위한 ITO(60) 및 소스, 드레인 전극(70)을 위한 알루미늄막을 형성한다.In the self-aligned polycrystalline silicon thin film transistor, as shown in FIG. 3A, the polycrystalline silicon layer 20 is formed on the glass substrate 10 at 600 ° C. or lower, and the gate electrode 40 is formed after the gate oxide film 30 is formed. Is formed. Thereafter, the source and drain regions 50 are formed by ion implantation by self-alignment using the gate electrode 40 as a mask. Next, a thick silicon oxide film 35 is deposited, contact holes are formed, and then an aluminum film for the ITO 60 for the pixel electrode and the source and drain electrodes 70 is formed.
비-자기 정합형 다결정 박막트랜지스터는 제2b도에 나타낸 바와 같이 소스, 드레인 전극(70)에 접촉되는 막을 위하여 도핑된 다결정 실리콘(50)을 증착하고 패터닝한다. 그 다음에 진성 다결정 실리콘으로 채널영역(20)을 형성한다.A non-magnetically matched polycrystalline thin film transistor deposits and patternes doped polycrystalline silicon 50 for the film in contact with the source and drain electrodes 70 as shown in FIG. 2b. The channel region 20 is then formed from intrinsic polycrystalline silicon.
그후 게이트 산화막(30)을 형성한 후, 소스, 드레인 영역(50a)(50b)과 접촉홀을 형성하고 소스, 드레인 영역(50a)(50b)과 약간 오버랩되게 전극(40)을 형성한다. 마지막으로 ITO 및 Al층을 형성한다.Thereafter, after the gate oxide film 30 is formed, contact holes are formed with the source and drain regions 50a and 50b, and the electrode 40 is formed to slightly overlap with the source and drain regions 50a and 50b. Finally, ITO and Al layers are formed.
이와 같은 두가지 종류의 다결정 박막트랜지스터 제조기술 중 자기정합 구조는 소스, 드레인 영역(50a)(50b) 형성시 게이트 전극(40)을 이온주입시의 실드로 사용하여, 게이트 전극(40)과 드레인 영역 사이의 기생용량을 최소화 시킨다.Among these two types of polycrystalline thin film transistor manufacturing techniques, a self-aligning structure uses the gate electrode 40 as a shield for ion implantation when the source and drain regions 50a and 50b are formed, and thus the gate electrode 40 and the drain region. Minimize parasitic capacity between
그렇지만 이온주입에 의한 데미지를 회복시키기 위하여 고온공정이 필요하게 되는 문제점이 있다.However, there is a problem that a high temperature process is required to recover the damage caused by ion implantation.
반면에 비-자기 정합구조는 도핑된 다결정 실리콘을 증착시켜 소스영역(50a) 및 드레인 영역(50b)을 만든 후 그 위에 도핑되지 않은 다결정 실리콘을 채널영역(20)으로 증착시킨다.On the other hand, the non-magnetic matching structure deposits doped polycrystalline silicon to form a source region 50a and a drain region 50b, and then deposits undoped polycrystalline silicon into the channel region 20 thereon.
이 방법은 저온에서도 효과적으로 소스영역(50) 및 드레인영역(50b)의 제작이 가능하며 오프 전류의 감소가 가능하지만, 게이트 전극(40)과 소스영역(50a), 게이트 전극(40)과 드레인영역(50b)의 오버랩에 의한 기생용량의 발생으로 액정표시장치의 구현시 플리커(fliker)와 크로스 토크(crosstalk) 등의 문제가 생기게 된다.In this method, the source region 50 and the drain region 50b can be effectively manufactured even at a low temperature, and the off current can be reduced, but the gate electrode 40 and the source region 50a, the gate electrode 40 and the drain region can be reduced. Generation of parasitic capacitance due to overlap of 50b causes problems such as flicker and crosstalk when the LCD is implemented.
[발명의 목적][Purpose of invention]
이 발명의 목적은 게이트전극과 드레인영역 사이의 기생용량을 최소화하여 저온 공정에서의 플리커를 해결하면서, 오프 전류를 감소시키는 박막트랜지스터 및 그의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor and a method of manufacturing the same, which minimizes parasitic capacitance between the gate electrode and the drain region to solve flicker in a low temperature process while reducing off current.
[발명의 구성][Configuration of Invention]
이와 같은 목적을 달성하기 위한 이 발명은, 절연 기판과 상기 기판상에 도핑된 다결정 실리콘층인 소스영역과, 상기 소스영역에 일부가 접촉되고 상기 기판상에 형성된 채널영역과, 상기 소스영역 및 채널영역을 완전히 덮게 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 전극을 사이에 두고 소스영역과 반대쪽의 상기 채널영역의 일부에 형성된 드레인영역과, 상기의 결과적인 구조상에 형성된 보호막과, 상기 보호막상에 형성된 투명전극과, 비아홀을 통하여 상기 소스영역과 접속되는 소스전극 및 상기 드레인영역과 상기 투명전극이 전기적으로 접속되게 형성되는 드레인 전극으로 구성된다.In order to achieve the above object, the present invention provides an insulating substrate and a source region which is a polycrystalline silicon layer doped on the substrate, a channel region in contact with the source region and formed on the substrate, the source region and the channel. A gate insulating film formed to completely cover a region, a gate electrode formed on the gate insulating film, a drain region formed in a portion of the channel region opposite to the source region with the gate electrode interposed therebetween, and a protective film formed on the resulting structure And a transparent electrode formed on the protective film, a source electrode connected to the source region through a via hole, and a drain electrode formed to electrically connect the drain region and the transparent electrode.
또한, 이 발명은 절연 기판상에 도핑된 다결정 실리콘을 증착하고 패턴닝하여 소스영역을 형성하는 단계와, 다결정 실리콘막을 증착하여 채널영역을 형성하는 단계와, 상기 채널영역 형성 후의 결과적 구조 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 다결정 실리콘을 증착시킨 후 패턴닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 실드로 하여 자기 정합적으로 불순물을 이온주입하여 드레인영역을 형성하는 단계와, 지금까지의 결과적 구조상에 보호막 및 투명전극으로써 ITO막을 형성하는 단계와, 비아 홀을 형성한 후 Al을 증착, 패턴닝하여 소스 및 드레인 전극을 형성하는 단계로 이루어지는 박막트랜지스터의 제조방법을 제공한다.In addition, the present invention provides a method of forming a source region by depositing and patterning doped polycrystalline silicon on an insulating substrate, forming a channel region by depositing a polycrystalline silicon film, and forming a gate region on the resulting structure after the channel region is formed. Forming a gate electrode by depositing polycrystalline silicon on the gate insulating film and patterning the same, and forming a drain region by implanting impurities into the gate electrode as a shield And forming an ITO film as a protective film and a transparent electrode on the resulting structure up to now, and depositing and patterning Al after forming a via hole to form a source and a drain electrode. do.
이와같이 이 발명은 다결정 실리콘 박막트랜지스터의 소스, 드레인영역을 형성함에 있어서, 기존의 자기정합 방법과 비-자기정합 방법을 혼합하여 형성하는 것이 가장 큰 특징이다.As described above, in the source and drain regions of the polycrystalline silicon thin film transistor, the present invention is characterized by the formation of a mixture of the conventional self matching method and the non-self matching method.
[작용][Action]
상기와 같은 구성의 이 발명은 소자 제작시 소스영역은 비 자기 정합방식으로 저온에서 제작하여 좋은 소자특성을 갖도록 했으며, 드레인영역은 자기 정합 방식으로 제작되므로 게이트전극과 드레인영역과의 기생용량에 대한 문제를 해결하였다.According to the present invention having the above-described configuration, the source region is fabricated at a low temperature by using a non-self-matching method to fabricate the device to have good device characteristics, and the drain region is manufactured by the self-matching method, so that Solved the problem.
[실시예]EXAMPLE
지금부터는 이 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
제1도에 나타낸 이 발명의 실시예에 따른 박막트랜지스터의 단면도에서와 같이 기판(10)상에 도핑된 다결정 실리콘층인 소스영역(12)이 형성되어 있고, 소스영역(12)에 일부가 접촉되고, 유리기판상에 반도체막으로 채널영역(14)이 형성되어 있다.As shown in the cross-sectional view of the thin film transistor according to the embodiment of the present invention shown in FIG. 1, a source region 12, which is a doped polycrystalline silicon layer, is formed on the substrate 10, and part of the source region 12 is in contact with the source region 12. FIG. The channel region 14 is formed of a semiconductor film on a glass substrate.
상기 소스영역(12) 및 채널영역(14)을 완전히 덮개 형성된 산화실리콘(SiO2) 리콘 나이트라이드(Si3N3)막이 형성되는데 이것이 게이트 절연막(16)이다. 상기 게이트 절연막(16)상에는 게이트 전극(18)이 형성되어 있으며, 이 게이트 전극(18)을 사이에 두고 소스영역(12)과 반대쪽에 위치한 채널영역(14)의 일부에는 드레인영역(25)이 형성되어 있다. 지금까지의 결과적인 구조상에 보호막(22), 이 보호막(22)상에 형성된 투명전극(24)이 형성되어 있다.A silicon oxide (SiO 2 ) silicon nitride (Si 3 N 3 ) film is formed to completely cover the source region 12 and the channel region 14, which is the gate insulating layer 16. A gate electrode 18 is formed on the gate insulating layer 16, and a drain region 25 is formed in a portion of the channel region 14 opposite to the source region 12 with the gate electrode 18 therebetween. Formed. On the resulting structure up to now, the protective film 22 and the transparent electrode 24 formed on this protective film 22 are formed.
도면부호 26은 비아홀을 통하여 소스영역(12)과 접속되는 소스전극이고, 도면부호 28은 드레인영역(25)과 상기 투명전극(24)이 전기적으로 접속되게 형성되는 드레인 전극이다.Reference numeral 26 denotes a source electrode connected to the source region 12 through a via hole, and reference numeral 28 denotes a drain electrode formed to electrically connect the drain region 25 and the transparent electrode 24.
상기의 구성을 갖는 이 박막트랜지스터는 다음과 같이 만들어지는데, 이에 대해서는 제2a도 내지 제2f도의 제조 공정도를 참조하여 설명한다.This thin film transistor having the above structure is made as follows, which will be described with reference to the manufacturing process diagrams of FIGS. 2A to 2F.
먼저, 제2a도에 나타낸 바와 같이 유리기판(10)상에 소스 영역(12)을 저온화학기상증착법(LPCVD)으로 도핑된 다결정 실리콘을 증착하고 패턴닝하여 형성한다. 이때, 상기 소스영역은 600℃이하의 기판온도에서 형성됨은 주지의 사실이다.First, as shown in FIG. 2A, the source region 12 is formed on the glass substrate 10 by depositing and patterning the doped polycrystalline silicon by low temperature chemical vapor deposition (LPCVD). In this case, it is well known that the source region is formed at a substrate temperature of 600 ° C. or less.
도핑된 다결정 실리콘으로 소스영역(12)을 형성한 후, 제2b도에 나타낸 바와 같이 비정질 실리콘(a-Si) 혹은 다결정 실리콘막을 700∼1000Å 두께로 증착하여 채널영역(14)을 형성한다.After forming the source region 12 with doped polycrystalline silicon, as shown in FIG.
상기 채널영역(14) 형성 후의 결과적 구조를 적당한 열처리를 하고, 그 위에 산화실리콘(SiO2) 혹은 실리콘 나이트라이드(Si3N4)막을 형성한다. 상기 산화실리콘 혹은 실리콘 나이트라이드막은 게이트 절연막(16)이며, 이는 제2c도와 같이 된다.The resulting structure after formation of the channel region 14 is subjected to a suitable heat treatment, and a silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ) film is formed thereon. The silicon oxide or silicon nitride film is a gate insulating film 16, as shown in FIG. 2C.
다음은 제2d도에 나타낸 바와 같이 상기 게이트 절연막(16) 위에 다결정 실리콘을 증착시킨 후 패턴닝하여 게이트 전극(18)을 형성한다.Next, as shown in FIG. 2D, polycrystalline silicon is deposited on the gate insulating layer 16 and then patterned to form the gate electrode 18.
상기 게이트 전극(18)의 형성에 이어 불순물 이온주입을 실시하게 되는데, 이때 상기 게이트 전극(18)을 실드로하여 자기 정합적으로 P, B, As 등의 불순물(20)을 1×1015∼5×1015양을 60∼12KeV 주입 에너지로 이온주입하여 드레인영역(25)을 형성한다. 이는 제2e도 에 나타낸 바와 같다. 이때 상기 드레인영역은 600∼650℃의 기판온도에서 형성됨은 주지의 사실이다.Wherein after the formation of the gate electrode 18, there is to carry out the impurity ion implantation, in which the gate and the electrode 18 to shield a self-aligning manner as P, B, the impurities 20 such as As 1 × 10 15 ~ A drain region 25 is formed by ion implantation of 5 × 10 15 with 60 to 12 KeV implantation energy. This is as shown in Figure 2e. At this time, it is well known that the drain region is formed at a substrate temperature of 600 ~ 650 ℃.
그 다음은 제2f도에 나타낸 바와 같이 페시베이션막(22) 및 투명전극으로써 ITO막(24)를 형성한다. 마지막으로 비아 홀을 형성한 후 Al을 증착, 패턴닝하여 소스 및 드레인 전극(26)(18)을 형성하여 제1도에 나타낸 이 발명의 박막트랜지스터를 완성한다.Next, as shown in FIG. 2F, an ITO film 24 is formed as the passivation film 22 and the transparent electrode. Finally, after the via hole is formed, Al is deposited and patterned to form source and drain electrodes 26 and 18 to complete the thin film transistor of the present invention shown in FIG.
[발명의 효과][Effects of the Invention]
이와 같이 이 발명에 의하면 다결정 실리콘 박막트랜지스터를 저온에서 제작하였을 경우에도 고온에서 제작한 경우와 유사한 성능을 갖게 되고, 특히 오프 전류가 감소할 뿐 아니라 자기 정합에 의한 드레인 영역과 게이트 전극간의 기생용량이 감소하게 된다.As described above, according to the present invention, even when the polycrystalline silicon thin film transistor is manufactured at a low temperature, it has similar performance to that produced at a high temperature. In particular, the off current is reduced, and the parasitic capacitance between the drain region and the gate electrode due to self matching is increased. Will decrease.
이러한 다결정 실리콘 박막트랜지스터가 적용된 액정표시장치는 화면에서 플리커 및 크로스 토크현상이 억제된다. 또한 값싼 유리기판의 사용이 가능하여 액정용 표시페널의 생산원가를 절감할 수 있다.In the liquid crystal display device using the polycrystalline silicon thin film transistor, flicker and cross talk phenomenon are suppressed on the screen. In addition, the use of inexpensive glass substrates can reduce the production cost of the liquid crystal display panel.
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1992
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Also Published As
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| KR930022519A (en) | 1993-11-24 |
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