Claims (6)
모드에 따라 서로 다른 길이로 블록압축되며, 압축형식을 나타내는 레인지 코드가 첨부되는 데이터를 신장하기 위한 장치에 있어서, 각 모드마다 서로 다른 데이터길이를 동일하게 하기 위하여 압축된 데이터에 소정비트를 삽입하여, 모드신호에 따라 길이 조정된 복수의 데이터중 하나를 선택하여 출력하는 데이터 길이 조정 및 선택수단과; 상기 레인지코드에 인에이블되는 기간이 달라지는 쉬프트 금지신호를 출력하는 쉬프트 금지신호발생수단과; 상기 데이터 길이조정 및 선택부의 출력을 병렬로 입력하여 이를 쉬프트하며 직렬로 출력하는 것으로, 상기 쉬프트 금지신호가 나타내는 기간만큼 쉬프트동작이 정지하여 그 기간동안 출력을 소정비트로 마스크하여 그 나머지 기간동안은 입력단자로 인가된 신호를 순차적으로 쉬프트하여 출력하므로써 신장된 데이터를 출력하는 데이터 마스크 및 쉬프팅 수단을 구비하는 것을 특징으로 하는 데이터 신장회로.In the apparatus for decompressing data having different lengths according to modes and having a range code indicating a compression format, the apparatus includes a predetermined bit inserted in the compressed data to equalize the different data lengths in each mode. Data length adjustment and selection means for selecting and outputting one of a plurality of data lengths adjusted according to a mode signal; Shift prohibition signal generating means for outputting a shift prohibition signal having a different period of time enabled for the range code; The output of the data length adjusting and selecting section is input in parallel and shifted and outputted in series. The shift operation is stopped by the period indicated by the shift prohibition signal, and the output is masked with a predetermined bit during the period, and the input is performed for the remaining period. And a data mask and shifting means for outputting the extended data by sequentially shifting and outputting a signal applied to the terminal.
제 1항에 있어서, 상기 데이터 길이조정 및 선택수단은 뮤즈방식에서 A모드인 경우에는 8비트의 압축데이타를 입력하여 이를 최상위비트로 하고 9번째 비트부터 16번째 비트는 소정비트로 마스크하여 길이조정하며, B모드인 경우에는 11비트의 압축데이타를 입력하여 이를 최상위비트로 하고, 12번째 비트부터 16번째 비트는 소정비트로 마스크하여 길이조정한 후, 상기 A/B모드에 따른 16비트의 신호들중 그 어느 하나를 모드신호에 따라 선택하여 출력하는 것을 특징으로 하는 데이터 신장회로.The method of claim 1, wherein the data length adjusting and selecting means inputs 8-bit compressed data as the most significant bit when the A mode is used in the mute method, and adjusts the length by masking the 9th to 16th bits as predetermined bits. In the case of the B mode, input 11-bit compressed data to make it the most significant bit, adjust the length by masking the 12th to 16th bits into predetermined bits, and then select any of the 16-bit signals according to the A / B mode. And selecting one according to the mode signal to output the data.
제 2항에 있어서, 길이조정시 나머지 하위비트를 마스크하는 값은 하위비트로 표현될 수 있는 최대값과 최소값의 중간값(A모드;100000000/01111111 B모드;10000/01111)인 것을 특징으로 하는 데이터 신장회로.The data of claim 2, wherein the value masking the remaining lower bits during length adjustment is a middle value between the maximum value and the minimum value that can be expressed as the lower bits (A mode; 100000000/01111111 B mode; 10000/01111). Stretch circuit.
제 1항에 있어서, 상기 쉬프트 금지신호 발생수단은 그 주기가 동일하며 펄스폭이 순차적으로 증가하는 복수의 신호들중 그 하나를 상기 레인지 코드에 따라 선택하는 제1멀티플렉서를 구비하는 것을 특징으로 하는 데이터 신장회로.2. The apparatus of claim 1, wherein the shift prohibition signal generating means comprises a first multiplexer for selecting one of a plurality of signals having the same period and sequentially increasing the pulse width according to the range code. Data extension circuit.
제 1항에 있어서, 상기 데이터 마스크 및 쉬프팅수단은 복수의 데이터를 병렬로 입력한 후 쉬프트 금지신호가 인에이블인 경우에는 쉬프트동작을 수행하지 않고 최상위비트를 출력하며 쉬프트 금지신호가 디스에이블인 경우에는 클럭이 인가될때마다 쉬프트동작을 수행한 후 최상위비트를 출력하는 병-직렬 쉬프트 레지스터(PSSR;Parallel to Serial Shift Register)를 구비하는 것을 특징으로 하는 데이터 신장회로.The method of claim 1, wherein the data mask and the shifting means input a plurality of pieces of data in parallel and output the most significant bit without performing a shift operation when the shift prohibition signal is enabled, and when the shift prohibition signal is disabled. And a parallel-serial shift register (PSSR) for outputting the most significant bit after performing a shift operation whenever a clock is applied.
제 5항에 있어서, 상기 데이터 마스크 및 쉬프팅수단은 쉬프트금지신호가 인에이블인 경우에는 사인비트를 선택하여 출력하고 그렇지 않은 경우에는 상기 병-직렬 쉬프트 레지스터(PSSR;Parallel to Serial Shift Register)의 출력을 선택하여 출력하는 제2멀티플렉서와; 상기 제2멀티플렉서의 출력을 비트기간마다 랫치하였다가 출력하는 D-플립플롭을 더 구비하게 되는 것을 특징으로 하는 데이터 신장회로.6. The data mask and shifting means of claim 5, wherein the data mask and the shifting means select and output a sign bit when the shift prohibition signal is enabled, and otherwise output the parallel to serial shift register (PSSR). A second multiplexer for selecting and outputting the selected multiplexers; And a D-flip-flop for latching and outputting the output of the second multiplexer every bit period.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.