KR940020735A - 클럭 펄스의 전송으로 인한 고조파 방출 감소 방법 및 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치(Electromagnetic emission reduction apparatus and method for clock pulse distribution system) - Google Patents
클럭 펄스의 전송으로 인한 고조파 방출 감소 방법 및 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치(Electromagnetic emission reduction apparatus and method for clock pulse distribution system) Download PDFInfo
- Publication number
- KR940020735A KR940020735A KR1019940002698A KR19940002698A KR940020735A KR 940020735 A KR940020735 A KR 940020735A KR 1019940002698 A KR1019940002698 A KR 1019940002698A KR 19940002698 A KR19940002698 A KR 19940002698A KR 940020735 A KR940020735 A KR 940020735A
- Authority
- KR
- South Korea
- Prior art keywords
- clock pulses
- synchronized
- clock
- inverted
- transmission
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Noise Elimination (AREA)
Abstract
동기화된 디지탈 시스템은 전송 라인중 1/2전송 라인상의 클럭 펄스를 반전시키고 반전 클럭 펄스를 운반하는 전송 라인과 비-반전 클럭 펄스를 운반하는 전송 라인을 개재하므로 불필요한 전자가 방출을 야기시키지 않고도 다수의 불균형 전송 라인을 통하여 클럭 펄스를 전송한다. 비-반전 및 반전 클럭 펄스 전송 라인의 개재는 현저한 방사 저하 및 결합 상쇄를 혀용한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리를 실시하는 클럭 펄스 전송 설비를 갖춘 디지탈 시스템의 배선도.
제2도는 캐비넷(cabinet)또는 다른 엔클로우져(enclosure)로 배열된 회로 팩 또는 보드의 어레이(an array of circuit packs or boards)에 인가된 본 발명의 동기화 펄스 시스템의 용융의 배선도.
제3도는 인접한 클럭 전송 라인상의 반전 및 비-반전 클럭 펄스간에 타임스큐(time skew)의 함수로서 방사 방출 감소(radiation emission reductoin)를 도시한 그래프.
Claims (6)
- 동기 디지탈 시스템의 다수의 클럭 펄스 전송 라인을 통하여 클럭 펄스이 전송으로 인한 고조파 방출을 감소 시키는 방법에 있어서, 클럭 펄스 전송 라인의 실제 1/2에 걸쳐 공급된 클럭 펄스를 반전시키는 단계 및; 반전 클럭 펄스를 운반하는 클럭 펄스 전송 라인과 비-반전 클럭 펄스를 운반하는 분배 라인을 개재하는 단계를 포함하는 것을 특징으로 하는 클럭 펄스의 전송으로 인한 고조파 방출 감소 방법.
- 제1항에 있어서, 비-반전 클럭 펄스를 운반하는 전송 라인이 반전 클럭 펄스를 운반하는 전송 라인과 각각 쌍으로 되어 있으며, 각 세트의 쌍으로된 전송 라인은 거의 동일한 경로 궤적을 따르도록 클럭 펄스 전송 라인을 개재하는 단계를 포함하는 것을 특징으로 하는 클럭 펄스의 전송으로 인한 고조파 방출 감소 방법.
- 제2항에 있어서, 비-반전된 클럭 펄스와 반전된 클럭 펄스간의 타임스큐를 결정하고 상기 스큐를 최소화하기에 적당한 지연을 제공하므로서 방사 방출 감소를 평가하는 단계를 포함하는 것을 특징으로 하는 클럭펄스의 전송으로 인한 고조파 방출 감소 방법.
- 동기화 클럭 펄스의 소스(101)와, 동기와된 디지탈 시스템내에 포함되고 동기화되어질 다수의 회로를 포함하는 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치에 있어서, 클럭 펄스를 반전시키고 동기화 클럭 펄스의 소스(101)로부터의 클럭 펄스를 수신하도록 연결된 회로와; 상기 동기 클럭 펄스의 소스로부터 동기화되어질 상기 다수의 회로중 제1의 보조 다수에 클럭 펄스를 결합시키게 접속된 제1의 일련의 클럭 펄스 전송 라인(103)과; 동기화 되어질 상기 다수의 회로중 상기 제1의 보조다수와는 다르게 클럭 펄스를 반전시키는 회로로부터 동기화 되어질 상기 다수의 회로중 제2의 보조 다수에 클럭 펄스를 결합시키게 접속된 제2의 일련의 클럭 펄스 전송라인(111)과; 실제로 기본적인 수치 동등성를 가진 상기 제1 및 제2의 일련의 펄스 전송 라인 및;전송된 클럭펄스의 전자가 방사가 실제로 상쇄되도록 서로가 아주 가깝게 위치되고 쌍으로 되어 있는 각각의 상기 제1 및 제2의일련의 펄스 전송 라인중 개개의 라인을 포함하는 것을 특징으로 하는 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치
- 제4항에 있어서. 서로가 가깝게 위치되어지고 동기화 클럭 펄스의 소스로부터 동기화되어질 회로까지 실제로 유사한 경로를 따르는 각각의 쌍으로된 전송 라인을 포함하는 것을 특징으로 하는 동기화된 다지탈 시스템에 클럭 펄스를 분배하는 장치
- 제5항에 있어서, 방사 방출 상쇄를 개선시키게 비-반전 및 반전 클럭 펄스간의 타임 스큐를 제한하기 위해 위상 관련 특성을 가진 쌍으로된 전송 라인상의 다수의 비-반전 및 반전 클럭 펄스를 포함하는 것을 특징으로 하는 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1894793A | 1993-02-17 | 1993-02-17 | |
US018,947 | 1993-02-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR940020735A true KR940020735A (ko) | 1994-09-16 |
Family
ID=21790576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940002698A KR940020735A (ko) | 1993-02-17 | 1994-02-16 | 클럭 펄스의 전송으로 인한 고조파 방출 감소 방법 및 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치(Electromagnetic emission reduction apparatus and method for clock pulse distribution system) |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0612163A3 (ko) |
JP (1) | JPH06303244A (ko) |
KR (1) | KR940020735A (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11194850A (ja) * | 1997-09-19 | 1999-07-21 | Lsi Logic Corp | 集積回路用クロック分配ネットワークおよびクロック分配方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52132717A (en) * | 1976-04-30 | 1977-11-07 | Terasaki Denki Sangyo Kk | Time division multiplex transmission system |
JPS63121344A (ja) * | 1986-11-11 | 1988-05-25 | Toshiba Corp | デジタル信号伝送装置 |
JPH0410011A (ja) * | 1990-04-27 | 1992-01-14 | Oki Electric Ind Co Ltd | クロック信号分配回路 |
-
1994
- 1994-02-09 EP EP94300933A patent/EP0612163A3/en not_active Withdrawn
- 1994-02-16 KR KR1019940002698A patent/KR940020735A/ko not_active Application Discontinuation
- 1994-02-17 JP JP6020057A patent/JPH06303244A/ja not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPH06303244A (ja) | 1994-10-28 |
EP0612163A2 (en) | 1994-08-24 |
EP0612163A3 (en) | 1995-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW428129B (en) | Data path clock skew management in a dynamic power management environment | |
GB2043270B (en) | Integrated circuit arrangement in mos technology with field effect transistors | |
SE8405090D0 (sv) | Vlsi-krets som er uppdelad i isokrona regioner, sett for maskinell konstruktion av en sadan krets och sett for maskinell testning av en sadan krets | |
SE9201498D0 (sv) | Anordning respektive foerfarande foer generering av slumptal | |
TW329477B (en) | Method and apparatus for testing sequential circuits with embedded random access memories (RAMs) | |
KR940016816A (ko) | 반도체 집적 회로 장치 | |
JPS63228206A (ja) | クロツク分配方式 | |
KR940020735A (ko) | 클럭 펄스의 전송으로 인한 고조파 방출 감소 방법 및 동기화된 디지탈 시스템에 클럭 펄스를 분배하는 장치(Electromagnetic emission reduction apparatus and method for clock pulse distribution system) | |
ATE30085T1 (de) | Rechnerkopplung. | |
KR920015738A (ko) | 가산회로 | |
US5303365A (en) | Clock generation in a multi-chip computer system | |
US2864953A (en) | Microwave pulse circuits | |
HK15589A (en) | Voice generating devices | |
TW260845B (en) | Synchronous counter and carry propagation method thereof | |
JPS56149056A (en) | System for checking abnormality in copying machine provided with external attachment | |
JPS57199040A (en) | Synchronizing device for data transfer | |
JPS5464940A (en) | Clock distribution circuit | |
JPS57104243A (en) | Semiconductor device | |
KR970702619A (ko) | 복수의 전송게이트를 포함하는 고속 래치회로 및 이것을 사용하는 파이프라인된 마이크로프로세서(a high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same) | |
JPS5566131A (en) | Integrated circuit | |
JPS5755438A (en) | Data processing unit | |
JPS56156045A (en) | Scrambling system | |
KR970056902A (ko) | 멀티 프로세서 환경에서 동기 장치 | |
JPS55143859A (en) | Signal distribution system | |
JPS57207956A (en) | Data branching and joining circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |