Claims (5)
ATM프로로콜 물리계층내의 셀 경계식별 및 혼화장치에 있어서, 셀 속도정합부(3)로부터 전달되는 53바이트의 셀 중에서 48바이트의 페이로드를 바이트 단위로 혼화하는 혼화수단(21)과, 5바이트의 셀 헤더중 바이트 단위로 처음 4바이트를 받아들여 HEC를 생성한 후 이를 5번째 바이트에 삽입하는 기능을 가지는 바이트 단위처리 HEC 부호화 수단(22)과, 상기 혼화수단(21)과 HEC 부호화 수단을 제어하는 송신제어수단(23)을 구비한 수신부와; 물리매체 접속부(1)로부터 전달된 바이트 단위의 데이터로부터 셀의 경계의 추출 및 셀 헤더내의 에러를 제어하는 바이트 단위처리 HEC 역 부호화 수단(24)과, 혼화된 48바이트의 페이로드에서 원래의 셀 페이로드를 복구하는 역혼화수단(25)과, 상기 HEC 역 부호화 수단(24)과 역혼화수단(25)을 수신제어 수단(26)을 구비하는 수신부와, 상기 송신제어 수단(23)과 수신제어 수단(26)에 연결되어 명령 레지스터(271)와 상태 레지스터(272)를 구비하는 것을 특징으로 하는 바이트 단위처리 ATM셀 경계식별 및 혼화장치.A cell boundary identification and mixing apparatus in an ATM protocol physical layer, comprising: mixing means 21 for mixing a 48-byte payload in bytes in a 53-byte cell transmitted from a cell speed matching section 3, and 5 Byte unit processing HEC encoding means 22 having the function of receiving the first four bytes in byte units of byte cell headers and generating the HEC, and inserting the HEC into the fifth byte; and the mixing means 21 and HEC encoding means. A receiving unit having a transmission control means 23 for controlling the control unit; Byte processing HEC decoding means 24 for controlling the extraction of cell boundaries from the byte data transmitted from the physical medium connection unit 1 and the error in the cell header, and the original cell in the mixed 48-byte payload. Receiving unit 25 having a back mixing means 25 for recovering payload, a receiving control means 26 for receiving the HEC inverse coding means 24 and a demixing means 25, and the receiving control means 23 and the receiving means. And a command register (271) and a status register (272) connected to the control means (26).
제1항에 있어서, 상기 혼화수단(21)은, CCITT에서 SDH-based 전송방식에 대해서 권고한 자기 동기식 혼화기(SSS : Self Synchronizing Scrambler)의 다항식 X43+1을 바이트 단위로 처리하는 자기 동기식 혼화기(211)와, 상기 자기 동기식 혼화기(211)의 출력과 자기 동기식 혼화기(211)의 입력을 입력으로 받아 다중화 처리하는 멀티플렉서(212)를 구비하는 것을 특징으로 하는 바이트 단위처리 ATM셀 경계식 별 및 혼화장치.2. The self-synchronizing method according to claim 1, wherein the mixing means 21 processes polynomial X 43 +1 of a self-synchronizing scrubber (SSS) recommended by the CCITT for SDH-based transmission. A byte unit processing ATM cell, comprising: a combiner 211, and a multiplexer 212 for receiving the output of the self-synchronized mixer 211 and the input of the self-synchronized mixer 211 as inputs and multiplexing them. Boundary Stars and Admixtures.
제1항에 있어서, 상기 HEC 부호화 수단(22)은, 상기 혼화수단(21)내의 멀티플렉서(212)의 출력을 입력받아 고속 프로토콜의 구현을 용이하게 하기 위해 병렬 HEC 부호화 기능을 담당하는 병렬 HEC부호화기(221)와, HEC를 셀 내에 삽입하기 위해서 상기 병렬 HEC 부호화기(221)의 입력과 상기 병렬 HEC 부호화기(221)의 출력을 다중화 하는 멀티플렉서(22)를 구비하는 것을 특징으로 하는 바이트 단위처리 ATM 셀 경계식별 및 혼화장치.2. The parallel HEC encoder according to claim 1, wherein the HEC encoding means 22 receives an output of the multiplexer 212 in the mixing means 21 and performs a parallel HEC encoding function to facilitate implementation of a high speed protocol. 221 and a multiplexer 22 for multiplexing the input of the parallel HEC encoder 221 and the output of the parallel HEC encoder 221 so as to insert the HEC into the cell. Boundary Identification and Admixtures.
제1항에 있어서, 상기 HEC 역 부호화 수단(24)은, 셀의 경계추출을 위한 신드롬 생성 및 셀 헤더내의 에러패턴(단일비트에러, 다중비트에러)을 판별하기 위해 메지트 디코더(Meggit Decoder)로 구형된 헤더 에러 제어부(242)와, HEC 에러 제어모드(수정모드, 검출모드) 및 셀 경계 추출 상태(추적상태, 준동기상태, 동기상태)를 추적하는 HEC 상태추적부(241)와, 입력되는 셀을 5바이트 클럭동안 지연시켜서 상기 헤더 에러제어부(242)에서 셀 헤더내의 에러 유무를 판별한 후 헤더내의 에러를 수정하기 위한 시간적인 여유를 제공하는 5바이트 쉬프트 레지스터(243)와, 상기 헤더 에러 제어부(242)와 상기 5바이트 쉬프트 레지스터(243)에 연결되어 셀 헤더내의 에러를 수정하는 에러수정부(242)를 구비한 것을 특징으로 하는 바이트 단위처리 ATM 셀 경계식별 및 혼화장치.The method according to claim 1, wherein the HEC inverse encoding means (24) is a mege decoder (Meggit Decoder) for generating syndromes for cell boundary extraction and for determining error patterns (single bit errors and multiple bit errors) in cell headers. A header error control unit 242, a HEC state control unit 241 for tracking an HEC error control mode (correction mode, detection mode) and a cell boundary extraction state (tracking state, quasi-synchronous state, synchronization state); A 5-byte shift register 243 which delays an input cell for a 5-byte clock to determine whether there is an error in the cell header by the header error control unit 242 and provides a time margin for correcting an error in the header; And an error correction unit (242) connected to a header error control unit (242) and the 5-byte shift register (243) to correct an error in a cell header.
제1항에 있어서, 상기 역혼화 수단(25)은, 상기 송신부의 자기동기식 혼화기(SSS : Self Synchronizing Scrambler)(211)의 다항식 X43+1에 의해 혼화된 셀들을 바이트 단위로 병렬 역혼과 처리하는 자기 동기식 역혼화기(251)와, 역혼화된 셀 페이로드와 셀 헤더를 결합하기 위해 다중화 처리하는 멀티플렉서(252)를 구비하는 것을 바이트 단위처리 ATM 셀 경계식별 및 혼화장치.2. The apparatus of claim 1, wherein the demixing means (25) is configured to perform parallel remixing of the cells mixed by the polynomial X 43 +1 of the self-synchronizing sclerber (SSS) 211 of the transmitting unit in units of bytes. And a multiplexer (252) for multiplexing to combine a desynchronized cell payload and a cell header.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.