Claims (6)
중앙처리 장치(CPU)를 구비한 데이타 처리장치의 인터럽트 처리장치에 있어서, 인터럽트 발생원으로 부터의 인터럽트 요구 신호를 받아 데이타를 유지하는 펜딩 레지스터와, 상기 펜딩 레지스터의 데이타를 받아 인터럽트 요구신호를 상기 CPU로 출력하는 인터럽트 요구 레지스터와, 상기 인터럽트 요구 레지스터의 출력을 받아 상기 CPU로 벡터 어드레스를 출력하기 위한 벡터 어드레스 발생부와, 상기 CPU로부터의 인터럽트 인지신호와 상기 벡터 어드레스 발생부로 부터의 벡터 읽음신호에 의해 상기 벡터 어드레스가 CPU로 로딩된것을 검출하기 위한 논리수단과, 상기 논리수단의 출력에 기하여 상기 펜딩 레지스터의 플래그를 리셋시키기 위한 인터럽트 무효화 신호를 출력하는 인터럽트 무효화 신호 발생부로 구성되는 것을 특징으로 하는 데이타 처리 장치의 인터럽트 처리 장치.An interrupt processing apparatus of a data processing apparatus having a central processing unit (CPU), the interrupt processing apparatus comprising: a pending register for holding data by receiving an interrupt request signal from an interrupt source, and receiving an interrupt request signal by receiving data from the pending register. An interrupt request register to be outputted to the CPU, a vector address generator for receiving the output of the interrupt request register and outputting a vector address to the CPU, an interrupt acknowledgment signal from the CPU, and a vector read signal from the vector address generator. And an interrupt invalidation signal generator for outputting an interrupt invalidation signal for resetting a flag of the pending register based on the output of the logic means. Data processing Device's interrupt handling device.
제1항에 있어서, 상기 인터럽트 무효화 신호 발생부는 시스템 클록에 따라 상기 논리수단의 출력을 받아들이는 제1 D플립플롭과, 상기 제1 D플립플롭에 직렬 연결되어 반전된 시스템 클록에 따라 제1 D플립플롭의 출력을 받아들이기 제2 D플립플롭으로 구성되는 것을 특징으로 하는 데이타 처리 장치의 인터럽트 처리장치2. The system of claim 1, wherein the interrupt invalidation signal generator comprises a first D flip-flop that receives an output of the logic means according to a system clock, and a first D according to an inverted system clock connected in series with the first D flip-flop. An interrupt processing device of the data processing device, characterized in that it comprises a second D flip-flop to receive the output of the flip-flop
제1항에 있어서, 사용자에 의한 전체 인터럽트 소스를 무능화시키기 위한 전체 인터럽트 디저블 신호와 상기 인터럽트 무효화 신호를 논리합하기 위한 OR게이트를 더 포함하는 것을 특징으로 하는 데이타 처리장치의 인터럽트 처리장치.2. The interrupt processing apparatus of claim 1, further comprising an OR gate for ORing the entire interrupt disable signal for disabling the entire interrupt source by the user and the interrupt invalidation signal.
제1항에 있어서, 인터럽트 소오스와 인터럽트 인에이블 신호가 동시에 입력되는 AND게이트와 이 게이트 출력을 받아 모드 레지스터에 의해 인터럽트 검출을 행하는 로직 회로가 상기 펜딩 레지스터 전단에 더욱 구성된 것을 특징으로 하는 데이타 처리 장치의 인터럽트 처리장치.The data processing apparatus according to claim 1, wherein an AND gate to which an interrupt source and an interrupt enable signal are simultaneously input, and a logic circuit which receives the gate output and performs an interrupt detection by a mode register are further configured in front of the pending register. Interrupt handler.
제4항에 있어서, 상기 펜딩 레지스터는 S/R 래치이며, 이 출력(Q)을 받는 인터럽트 요구 레지스터는 D형 플립플롭으로 구성되며, 상기 펜딩 레지스터의 출력은 CPU로 부터의 인터럽트 샘플링클록에 따라 상기 인터럽트 요구 레지스터에 로딩되는 것을 특징으로 하는 데이타 처리 장치의 인터럽트 처리장치.5. The apparatus of claim 4, wherein the pending register is an S / R latch, and the interrupt request register that receives this output (Q) comprises a D flip-flop, and the output of the pending register is in accordance with an interrupt sampling clock from the CPU. And an interrupt request register is loaded into said interrupt request register.
제1항에 있어서, 상기 논리수단은 AND게이트인 것을 특징으로 하는 데이타 처리 장치 인터럽트 처리장치.A data processing apparatus interrupt processing apparatus according to claim 1, wherein said logic means is an AND gate.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.