Claims (6)
크기가 서로 다른 적어도 2개이상의 반도체칩(11)(13)을 절연필름(12)을 기재하여 적충하고, 상기 칩(11)(13)을 지지함과 아울러 다수개의 칩접속용 신호연결리드(14)(15)들을 가지는 칩지지 및 접속부재(20)와, 상기 칩(11)(13)의 신호 입·출력패드(11a)(13a)와 칩지지 및 접속부재(20)의 신호연결리드(14)(15)를 전기적으로 접속연결시키기 위한 다수개의 금속와이어(30)와, 와이어본딩된 반도체(11)(13)과 칩지지 및 접속부재(20)의 신호연결리드(14)(15)를 포함하는 일정면적을 인캡슐레이션하여 패키지몸체를 형성하는 몰드수지(40)를 구비하여, 패키지내에 적어도 2개이상의 반도체칩을 내장하여 구성함을 특징으로 하는 멀티칩 패키지.At least two or more semiconductor chips 11 and 13 of different sizes are filled with the insulating film 12, and the chips 11 and 13 are supported, and a plurality of signal connection leads for chip connection ( 14 and 15, the chip support and connection member 20, and the signal input and output pads 11a and 13a of the chip 11 and 13, and the signal connection lead of the chip support and connection member 20. A plurality of metal wires 30 for electrically connecting and connecting the 14 and 15 and the signal connection leads 14 and 15 of the wire bonded semiconductors 11 and 13 and the chip support and the connecting member 20. And a mold resin (40) for encapsulating a predetermined area including a mold) to form a package body, wherein at least two semiconductor chips are embedded in the package.
제1항에 있어서, 상기 칩지지 및 접속부재(20)는 칩(11)을 지지하기 위한 소정크기의 제1절연테이프(17)와, 그 제1절연테이프(11)의 가장자리에 일정간격으로 형성된 다수개의 제1반도체칩 접속용 신호연결리드(14)와, 상기 제1절연테이프(17)의 크기보다 크게 형성되어 제1절연테이프(17)의 상부에 부착되며 중간부에는 상기 제1신호연결리드(14)들의 팁(14a) 부분을 노출시키기 위한 소정크기의 사각노출공(18a)이 형성된 제2절연테이프(18)와, 그 제2절연테이프(18)의 상면 가장자리에 상기 제1신호연결리드(14)들과 엇갈리도록 배열된 다수개의 제2반도체칩 접속용 신호연결리드(15)를 갖는 다층구조로 구성됨을 특징으로 하는 멀티칩 패키지.According to claim 1, wherein the chip support and the connection member 20 is a predetermined size of the first insulating tape 17 for supporting the chip 11 and the edge of the first insulating tape 11 at a predetermined interval. A plurality of first semiconductor chip connection signal connection leads 14 and formed larger than the size of the first insulating tape 17 and attached to an upper portion of the first insulating tape 17, and in the middle part of the first signal. A second insulating tape 18 having a predetermined size of square exposure hole 18a for exposing a portion of the tip 14a of the connecting leads 14, and the first insulating tape 18 formed at an upper edge of the second insulating tape 18; Multi-chip package, characterized in that the multi-layer structure having a plurality of signal connection leads (15) for connecting the second semiconductor chip arranged alternately with the signal connection leads (14).
제1항에 있어서, 상기 제1신호연결리드(14)의 아웃리드(14b)와, 제2신호연결리드(15)의 아웃리드(15b)가 평면상에서 일치되도록 각각 소정형태로 절곡형성되어 구성됨을 특징으로 하는 멀티칩 패키지.The method of claim 1, wherein the outlead 14b of the first signal connection lead 14 and the outlead 15b of the second signal connection lead 15 are bent and formed in a predetermined shape so as to coincide on a plane. Multi-chip package characterized by.
제1항에 있어서, 상기 제1신호연결리드(14)의 아웃리드(14b)와, 제2신호연결리드(15)의 아웃리드(15b)가 평면상에서 계단구조를 갖도록 각각 직선처리되어 구성됨을 특징으로 하는 멀티칩 패키지.The method of claim 1, wherein the outlead 14b of the first signal connection lead 14 and the outlead 15b of the second signal connection lead 15 are each linearly processed to have a stepped structure on a plane. Featured multichip package.
반도체칩(11)(13)를 지지함과 아울러 칩(11)(13)의 신호를 외부로 전달하기 위한 별도의 칩지지 및 접속부재(20)를 제작한 후, 이 칩지지 및 접속부재(20)의 상부에 제1반도체칩(11) 및 제2반도체칩(13)을 부착하여 적층하는 단계와, 다이본딩된 제1, 제2반도체칩(11)(13)의 각 신호 입·출력패드(11a)(13a)와 칩지지 및 접속부재(20)의 제1, 제2신호연결리드(14)(15)를 금속와이어(30)를 이용하여 전기적으로 접속연결시키는 단계와, 와이어본딩된 제1, 제2반도체칩(11)(13)과 칩지지 및 접속부재(20)의 각 신호연결리드(14)(15)들을 포함하는 일정면적을 몰드수지(40)로 인캡슐레이션하여 패키지몸체를 형성하는 단계와, 패키지몸체의 외측으로 돌출된 신호연결리드(14)(15)의 아웃리드(14b)(15b)를 소정형태로 절곡형성하는 단계를 포함하여 제조함을 특징으로 하는 멀티칩 패키지 제조방법.After supporting the semiconductor chips 11 and 13 and manufacturing a separate chip support and connecting member 20 for transmitting signals of the chips 11 and 13 to the outside, the chip support and connecting member ( Attaching and stacking the first semiconductor chip 11 and the second semiconductor chip 13 on the upper portion of the 20, and the signal input and output of the die bonded first and second semiconductor chips 11 and 13, respectively. Electrically connecting the pads (11a) (13a) and the first and second signal connection leads (14) (15) of the chip support and the connection member (20) using the metal wires (30); By encapsulating a predetermined area including the first and second semiconductor chips 11 and 13 and the signal connection leads 14 and 15 of the chip support and connecting member 20 with the mold resin 40. Forming a package body and bending the outleads 14b and 15b of the signal connection leads 14 and 15 protruding to the outside of the package body into a predetermined shape. Multichip Package Way.
제5항에 있어서, 상기 칩지지 및 접속부재(20)는 소정크기의 장방형 제1절연테이프(17)의 가장자리에 다수개의 제1반도체칩 접속용 신호연결리드(14)들을 일정간격으로 형성하고, 그위에 상기 제1절연테이프(17)의 크기보다 크게 형성되며 중간부에는 상기 제1신호연결리드(14)들의 팁(14a) 부분을 노출시키기 위한 소정크기의 사각노출공(18a)이 형성된 제2절연테이프(18)를 부착한 후, 그 제2절연테이프(18)의 상면 가장자리에 다수개의 제2반도체칩 접속용 신호연결리드(15)들을 상기 제1신호연결리드(14)들과 엇갈리도록 배열하여 제조하는 것을 특징으로 하는 멀티칩 패키지 제조방법.6. The chip support and connection member (20) according to claim 5, wherein the plurality of first semiconductor chip connection signal connection leads (14) are formed at regular intervals on the edge of the rectangular first insulating tape (17) of a predetermined size. On the upper portion, the first insulating tape 17 is formed to be larger than the size of the first insulating tape 17. In the middle portion, a predetermined size of the square exposure hole 18a for exposing the tip portion 14a of the first signal connection leads 14 is formed. After attaching the second insulating tape 18, a plurality of signal connection leads 15 for connecting the second semiconductor chip to the upper edge of the second insulating tape 18 may be connected to the first signal connection leads 14. Method for producing a multi-chip package, characterized in that arranged in a staggered arrangement.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.