KR940010922B1 - Thin film transistor - Google Patents
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Abstract
Description
제 1 도는 종래의 오프셋 박막 전계 트랜지스터의 단면도.1 is a cross-sectional view of a conventional offset thin film field transistor.
제 2 도는 종래의 오프셋 박막 전계 트랜지스터의 평면도.2 is a plan view of a conventional offset thin film field transistor.
제 3 도는 종래의 오프셋 박막 전계 트랜지스터의 오프셋 마스크 부정합 평면도.3 is a plan view of offset mask mismatch of a conventional offset thin film field transistor.
제 4a 도는 본 발명의 오프셋 박막 전계 트랜지스터의 평면도.4A is a plan view of an offset thin film field transistor of the present invention.
제 4b 도는 제 4a 도의 A-A선상 본 발명의 오프셋 박막 전계 트랜지스터의 단면도.4B is a cross-sectional view of the offset thin film field transistor of the present invention on line A-A in FIG. 4A.
제 5a 도는 본 발명의 오프셋 박막 전계 트랜지스터의 오프셋 마스크가 소오스 방향으로 부정합된 평면도.5A is a plan view in which the offset mask of the offset thin film field transistor of the present invention is mismatched in the source direction.
제 5b 도는 제 5a 도의 B-B선상 단면도.Fig. 5B is a sectional view taken along line B-B in Fig. 5a.
제 6a 도는 본 발명의 오프셋 박막 전계 트랜지스터의 오프셋 마스크가 드레인 방향으로 부정합된 평면도.6A is a plan view of the offset mask of the offset thin-film field transistor of the present invention mismatched in the drain direction.
제 6b 도는 제 6a 도의 C-C선상 단면도.C-C cross sectional view of FIG. 6B or 6A.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 30 : 게이트 13 : 소오스11, 30: Gate 13: Source
14 : 드레인 16 : 드레인 오프셋 영역14 drain 16 drain offset region
17 : 오프셋 마스크 18 : 채널영역17: offset mask 18: channel area
28 : 게이트 산화막 29 : 실리콘 기판28 gate oxide film 29 silicon substrate
31 : 소오스 오프셋 영역 32 : 소오스 오프셋 영역 길이31: source offset region 32: source offset region length
33 : 소오스 오프셋 영역의 폭33: width of source offset region
본 발명은 박막 전계 트랜지스터의 구조에 관한 것으로, 특히 드레인 오프셋이 적용되는 박막 전계 트랜지스터를 부하로 사용하는 고집적도의 스태틱램(SRAM) 제작시 오프셋 마스크의 부정합에 의한 영향을 줄임으로써 웨이퍼단 위에서 균일한 특성을 얻을 수 있도록 한 박막 전계 트랜지스터의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a thin film field transistor, and in particular, reduces the effects of mismatching of offset masks during the fabrication of a high density static RAM (SRAM) using a thin film field transistor to which a drain offset is applied as a load. It relates to the structure of a thin film field transistor so that one characteristic can be obtained.
일반적으로 박막 전계 트랜지스터(하부 게이트 전극형)는 절연층 위에 폴리실리콘을 증착하여 도핑된 게이트 전극을 형성하고 그 위에 게이트 산화막을 성장시킨 다음 채널로 쓰일 폴리실리콘을 다시 증착시킴으로서 제조된다.In general, a thin film field transistor (a lower gate electrode type) is manufactured by depositing polysilicon on an insulating layer to form a doped gate electrode, growing a gate oxide film thereon, and then depositing polysilicon to be used as a channel.
제 1 도는 종래의 오프셋 박막 전계 트랜지스터의 단면도로서, 도시한 바와 같이 절연층(10)위에 폴리실리콘으로 형성된 게이트(11)와, 그 위에 성장된 게이트 산화막(12)과, 게이트 산화막(12)위에 형성된 소오스(13) 및 드레인(14) 영역과, 채널(15)로 구성이 되어 있으며, 소오스(13)와 드레인(14) 영역이 게이트(11) 양단과 겹쳐지는 일반적인 트랜지스터와는 달리 드레인(14) 영역과 게이트(11)의 가장자리 사이에 약하게 도핑된 오프셋 영역(16)을 두어 트랜지스터의 오프전류(Ioff)를 줄일 수 있도록 구성되어 있다.1 is a cross-sectional view of a conventional offset thin film field transistor, and as shown, a gate 11 formed of polysilicon on an insulating layer 10, a gate oxide film 12 grown thereon, and a gate oxide film 12 formed thereon. It is composed of the source 13 and drain 14 regions and the channel 15 formed, and the drain 13 is different from a general transistor in which the source 13 and drain 14 regions overlap with both ends of the gate 11. And a doped offset region 16 between the region and the edge of the gate 11 to reduce the off current I off of the transistor.
상기와 같은 구조로 되어 있는 종래의 박막 전계 트랜지스터의 평면도는 제 2 도에 도시된 바와 같다.A plan view of a conventional thin film field transistor having the above structure is as shown in FIG.
제 3 도는 종래의 오프셋 박막 전계 트랜지스터의 오프셋 마스크 부정합 평면도로써, 드레인 오프셋 박막 전계 트랜지스터를 제조하기 위해서는 도시한 바와 같이 점선 형태의 오프셋 마스크(17)를 사용하여 채널영역(18)과 드레인 오프셋 영역(16)을 마스킹한 후에 소오스(13) 및 드레인(14) 영역을 형성하기 위한 이온주입을 실시한다.FIG. 3 is a plan view of offset mask mismatch of a conventional offset thin film field transistor. In order to manufacture a drain offset thin film field transistor, a channel region 18 and a drain offset region ( After masking 16), ion implantation is performed to form the source 13 and drain 14 regions.
이때 오프셋 마스크(17)와 게이트(11)가 겹치는 영역을 게이트 전계에 의해 조절이 가능한 채널영역(18)이라 하고 나머지 영역을 드레인 오프셋 영역(16)이라 한다.In this case, a region where the offset mask 17 and the gate 11 overlap with each other is called a channel region 18 that can be adjusted by a gate electric field, and the remaining region is called a drain offset region 16.
여기서 오프셋 마스크(17)가 소오스(13)쪽인 A방향으로 이동하여 오프셋 마스크(17)의 부정합이 발생하면, 채널영역(18)의 길이는 길어지고 드레인 오프셋 영역(16)의 길이는 짧아져서 트랜지스터의 오프전류(Ioff)는 커지게 되고, 반대로 오프셋 마스크(17)가 드레인(14)쪽인 B방향으로 이동하여 부정합이 발생하면, 채널 영역(18)의 길이는 짧아지거나 드레인 오프셋 영역(16)의 길이는 길어지면서 트랜지스터의 온전류(Ion)는 작아지게 된다.If the offset mask 17 moves in the A direction toward the source 13 and the mismatch of the offset mask 17 occurs, the length of the channel region 18 becomes long and the length of the drain offset region 16 becomes short so that the transistor When the off current I off becomes large and, on the contrary, the mismatch occurs because the offset mask 17 moves in the B direction toward the drain 14, the length of the channel region 18 becomes short or the drain offset region 16 becomes smaller. As the length of is increased, the on current I on of the transistor becomes small.
이때 드레인 오프셋 영역(16)의 길이에 따라 트랜지스터의 온전류(Ion) 및 오프전류(Ioff)가 변하기 때문에 트랜지스터의 특성 또한 아주 민감하게 좌우된다.In this case, since the on current I on and the off current I off of the transistor change depending on the length of the drain offset region 16, the characteristics of the transistor also depend very sensitively.
그리고 웨이퍼 단위 공정을 하는 경우 전체적인 부정합 정도를 작게 유지하기가 힘들어 높은 수율을 얻기가 어렵다.In the wafer-based process, it is difficult to maintain a small degree of overall mismatch, which makes it difficult to obtain a high yield.
즉, 오프셋 마스크의 부정합 정도에 따라 트랜지스터의 특성이 큰 폭으로 변화하기 때문에 제조공정까지 까다롭고 웨이퍼의 전체적인 수율이 떨어지는 문제점이 발생한다.That is, since the characteristics of the transistor vary greatly according to the mismatch of the offset mask, the manufacturing process is difficult and the overall yield of the wafer is lowered.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 소오스쪽의 게이트 영역을 안쪽으로 들어가도록 제조하여 오프셋 마스크의 부정합 정도에 따라서 박막 전계 트랜지스터의 특성이 열화되지 않도록 방지하고 균일하게 유지되도록 하는데 그 목적이 있다.The present invention has been made to solve such a problem, and the gate area on the source side is made to go inward to prevent the characteristics of the thin film field transistor from being deteriorated according to the degree of mismatch of the offset mask and to maintain the uniformity. There is a purpose.
상기와 같은 목적을 달성하기 위한 본 발명은 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention for achieving the above object will be described in detail with reference to the accompanying drawings.
제 4a 도는 본 발명의 오프셋 박막 전계 트랜지스터의 평면도이고, 제 4b 도는 제 4a 도의 A-A선상 본 발명의 오프셋 박막 전계 트랜지스터의 단면도로써, 도시한 바와 같이 본 발명의 박막 전계 트랜지스터의 구조는 실리콘 기판(29)위에 소오스쪽의 일측면이 안쪽으로 만입된 형태를 갖도록 게이트(11)가 형성되고, 전면에 게이트 산화막(28)이 형성되며, 상기 게이트 산화막(28)위에 소오스/드레인 및 채널 영역을 형성하기 위한 반도체층이 형성되어 게이트(11)의 일측면이 안쪽으로 만입된 형태에 의해 소오스 영역과 오프셋이 되고 게이트(11)와는 일정한 간격으로 오프셋이 되는 소오스(13) 및 드레인(14) 영역이 반도체층에 형성되는 구조를 갖는다.4A is a plan view of the offset thin film field transistor of the present invention, and FIG. 4B is a cross-sectional view of the offset thin film field transistor of the present invention on the line AA of FIG. 4A. As shown in FIG. The gate 11 is formed so that one side of the source side is indented on the gate side, the gate oxide film 28 is formed on the front surface, and the source / drain and channel regions are formed on the gate oxide film 28. A semiconductor layer is formed so that one side of the gate 11 is indented to be offset from the source region, and the source 13 and drain 14 regions are offset at regular intervals from the gate 11. It has a structure formed in the layer.
이와 같은 구조를 갖는 본 발명의 박막 전계 트랜지스터의 제조방법은 다음과 같다.The manufacturing method of the thin film field transistor of the present invention having such a structure is as follows.
즉, 실리콘 기판(29)위에 일측면이 안쪽으로 만입된 형태를 갖도록 게이트(11)를 형성하고, 전면에 게이트 산화막(28)과 반도체층을 차례로 형성한다. 그리고 활성 영역을 정의하여 활성영역에만 남도록 반도체층을 패터닝하고 채널영역 및 오프셋 영역을 마스킹하고 소오스 드레인 영역에 불순물 이온 주입하여 소오스(13) 및 드레인(14) 영역을 활성한다.That is, the gate 11 is formed on the silicon substrate 29 so that one side is indented inward, and the gate oxide film 28 and the semiconductor layer are sequentially formed on the entire surface. The active layer is defined to pattern the semiconductor layer to remain only in the active region, mask the channel region and the offset region, and implant the impurity ions into the source drain region to activate the source 13 and drain 14 regions.
한편, 제 5a 도는 본 발명의 오프셋 박막 전계 트랜지스터의 오프셋 마스크가 소오스 방향으로 부정합된 평면도이고, 제 5b 도는 제 5a 도의 B-B선상 단면도로서, 도시한 바와 같이 부정합 정도에 따라 드레인 오프셋 영역(16)의 길이가 줄어들어 트랜지스터의 오프전류(Ioff)가 커지게 되나 이와 동시에 소오스 오프셋 영역(31)의 길이(32)와 폭(33)이 증가하기 때문에 채널영역(18)의 길이가 늘어나면서 커지는 트랜지스터의 오프전류(Ioff)의 증가분을 보상시켜 오프전류가 증가하는 것을 방지한다.5A is a plan view in which the offset mask of the offset thin-film field transistor of the present invention is mismatched in the source direction, and FIG. 5B is a cross-sectional view taken along line BB of FIG. As the length decreases, the off current I off of the transistor increases, but at the same time, since the length 32 and the width 33 of the source offset region 31 increase, the length of the channel region 18 increases. Compensating for an increase in the off current I off prevents the off current from increasing.
또한, 제 6a 도는 본 발명의 오프셋 박막 전계 트랜지스터의 오프셋 마스크가 드레인 방향으로 부정합된 평면도이고, 제 6b 도는 제 6a 도의 C-C선상 단면도로써, 도시한 바와 같이 부정합 정도에 따라 드레인 오프셋 영역(16)의 길이가 증가하여 트랜지스터의 온전류가 증가하게 되나 채널영역(18)의 길이가 줄어들고 소오스 오프셋 영역(31)의 길이(32)와 폭(33)이 감소하기 때문에 트랜지스터의 온전류가 일정하게 유지되도록 한다.FIG. 6A is a plan view in which the offset mask of the offset thin film field transistor of the present invention is mismatched in the drain direction, and FIG. 6B is a cross sectional view taken along line CC of FIG. 6A, and as shown, As the length increases, the on-current of the transistor increases, but the length of the channel region 18 decreases and the length 32 and the width 33 of the source offset region 31 decrease so that the on-current of the transistor remains constant. do.
한편 본 발명의 다른 실시예에서 오프셋 박막 트랜지스터의 소오스측 게이트 영역이 안쪽으로 만입된 외곽선의 형태 및 곡률등을 특정소자에 적합하도록 변형시킬 수 있어서 트랜지스터의 온오프 전류비 특성을 향상시킬 수 있는 장점이 있다.Meanwhile, in another embodiment of the present invention, the shape and curvature of the outline where the source side gate region of the offset thin film transistor is indented can be modified to be suitable for a specific device, thereby improving on-off current ratio characteristics of the transistor. There is this.
이상에서 설명한 바와 같은 본 발명의 박막 전계 트랜지스터에 있어서는 다음과 같은 효과가 있다.As described above, the thin film field transistor of the present invention has the following effects.
즉, 웨이퍼 단위에서 공정적으로 제어가 불가능할 정도의 작은 오프셋 마스크의 부정합 정도에 따라 스태틱램 등의 부하로 쓰이는 박막 트랜지스터의 온오프 전류비 특성이 열화된 것을 방지하고 그 특성이 균일하게 유지되도록 함으로써 웨이퍼의 전체적인 수율을 높일 수 있다.That is, the on-off current ratio characteristics of the thin film transistors, which are used as loads such as static RAMs, are prevented from deteriorating according to the degree of mismatch of the offset masks, which are uncontrollable at the wafer level, and the characteristics are kept uniform. The overall yield of the wafer can be increased.
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