KR940008325B1 - Laminated type semiconductor device - Google Patents
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Abstract
Description
제1도는 종래 기술에 의한 피기-백 형태의 적층형 반도체 패키지를 보인 사시도.1 is a perspective view showing a stacked-type semiconductor package of the piggy-bag type according to the prior art.
제2도 및 제3도는 제1도의 다른 예를보인 적층형 반도체 패키지로서,2 and 3 are stacked semiconductor packages showing another example of FIG.
제2도는 2개의 반도체 칩이 적층된 TSOP의 단면도.2 is a cross-sectional view of a TSOP in which two semiconductor chips are stacked.
제3도는 4개의 반도체 칩이 적층된 SOJ의 단면도.3 is a cross-sectional view of an SOJ in which four semiconductor chips are stacked.
제4도는 본 발명에 의한 적층형 반도체 패키지의 일실시예를 보인 LOC-TSOJ의 단면도.4 is a cross-sectional view of a LOC-TSOJ showing an embodiment of a stacked semiconductor package according to the present invention.
제5도는 제4도의 다른 실시예를 보인 LOC-TSOJ의 단면도.5 is a cross-sectional view of the LOC-TSOJ showing another embodiment of FIG.
제6도는 제4도의 또 다른 실시예를 보인 버트타입의 적층형 반도체 패키지의 단면도.6 is a cross-sectional view of a butt-type stacked semiconductor package showing another embodiment of FIG.
제7도는 제4도의 또 다른 실시예를 보인 LOC-TSOP의 단면도.7 is a cross-sectional view of a LOC-TSOP showing another embodiment of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31, 41 : TAB 테이프 32, 34, 42, 44 : 베어칩31, 41: TAB tape 32, 34, 42, 44: bare chip
33, 35', 43, 45 : 솔더범프33, 35 ', 43, 45: solder bump
37, 37', 47, 47', 48, 48', 49, 49' : 리드프레임37, 37 ', 47, 47', 48, 48 ', 49, 49': leadframe
51 : 접착제51: adhesive
본 발명은 여러개의 반도체 칩을 적층시켜 집적도를 향상시키는 적층형 반도체 패키지(multi-chip semiconductor package)에 관한 것으로, 특히 TAB 기술(Tape Automated bonding technology)가 C-4 본딩(bonding) 기술을 이용하여, 소자의 초박형(thinnest)화에 적당하도록 적층형 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-chip semiconductor package in which a plurality of semiconductor chips are stacked to improve integration. In particular, TAB technology (Tape Automated Bonding Technology) uses C-4 bonding (bonding) technology. The present invention relates to a stacked semiconductor package suitable for ultrathinning of devices.
최근들어 반도체 패키지는 더욱 경박 단소화되는 추세에 있다.In recent years, semiconductor packages have become thinner and smaller.
이와 동시에 베어칩(bare chip)의 크기가 점차 커지게 됨에 따라 패키지의 내부에서 베어칩이 차지하는 면적이나 부피의 비율이 커지게 되며, 따라서 반도체 패키지의 제조기술이 리드에 칩이 얹혀지는 COL(Chip-On-Lead) 기술에서 칩에 리드가 얹혀지는 LOC(Lead-On-Chip) 기술로 점차 옮겨가고 있는 실정에 있다.At the same time, as the size of the bare chip gradually increases, the ratio of the area or volume of the bare chip to the inside of the package increases, so that the manufacturing technology of the semiconductor package places the chip on the lead. On-lead technology is moving from lead-on-chip technology to lead-on-chip technology.
또한, 1개의 반도체 패키지에 1개의 베어칩을 장착시키는 통상적인 방법보다는 여러개의 칩을 피기-백(piggy-bag) 형태로 적층시키거나, 1개의 반도체 패키지 내부에 수개의 칩을 적층시키는 적층형 반도체 패키지(Nikkei Micro Devices, 1991년 4월호)가 알려지고 있다.Also, rather than the conventional method of mounting one bare chip in one semiconductor package, a stacked semiconductor in which several chips are stacked in a piggy-bag form or several chips are stacked in one semiconductor package. The package (Nikkei Micro Devices, April 1991 issue) is known.
제1도는 상기한 바와 같은 피기-백 형태의 적층형 반도체 패키지의 전형적인 실시형태를 보인 사시도로서, 이에 도시한 바와 같이, 최하측 반도체 패키지(1) 위에 수개의 반도체 패키지(2)가 적층되어 있고, 상부의 반도체 패키지(2)를 구성하는 아웃리드(2a)는 하부의 반도체 패키지(1)를 구성하는 아웃리드(1a)에 통상적 방법으로 고정되어 전기적 접속이 가능하도록 되어 있으며, 상기 최하측 반도체 패키지(1)의 아웃리드(1a)는 SOP(Small Outline Package) 형태로 외향으로 포밍(forming)되어 메모리 모듈(memory module)이나 보드 레벨(board level)에 실장되는 구조로 되어 있다.1 is a perspective view showing a typical embodiment of the piggy-back type stacked semiconductor package as described above. As shown therein, several semiconductor packages 2 are stacked on the lowermost semiconductor package 1, The outlead 2a constituting the upper semiconductor package 2 is fixed to the outlead 1a constituting the lower semiconductor package 1 in a conventional manner so that electrical connection is possible. The outlead 1a of (1) is formed outwardly in the form of a small outline package (SOP) to be mounted on a memory module or a board level.
그러나 상기한 바와 같은 피기-백 형태의 반도체 패키지는 집적도를 향상시키는 이점이 있으나, 별도로 각각 형성된 수개의 반도체 패키지(1)(2)를 적층시킨 구조로서, 각각의 반도체 패키지(1)(2)마다 와이어 본딩(wire bonding)에 의한 와이어 루프 높이(wire loop height) 및 에폭시수지의 몰딩부 두께 만큼 전체적으로 두께가 두꺼워지게 됨으로써 소자의 경박 단소화에 역행하는 단점이 있는 것이었다.However, the above-described piggy-back type semiconductor package has an advantage of improving the degree of integration, but is a structure in which several separately formed semiconductor packages 1 and 2 are laminated, and each semiconductor package 1 and 2 is formed. Each time, the thickness becomes thicker as much as the wire loop height due to wire bonding and the thickness of the molding part of the epoxy resin, which has a disadvantage in that it is shorter and thinner than the device.
한편, 제2도는 1개의 단일 반도체 패키지의 내부에 수개의 칩이 적층된 다른 형태의 적층형 반도체 패키지를 보인 단면도로서, 이에 도시한 바와 같이, 먼저 2개의 베어칩(3)(4)을 부착시킨 후에, TAB 기술로 TAB 테이프(5)(6)의 인너리드를 베어칩(3)(4)의 패드(pad) 부위에 각각 형성된 범프(bump)(7)(8)에 본딩(bonding)을 실시하고, 상기 TAB 테이프(5)(6)의 아웃리드를 리드프레임(9)(9')에 각각 본딩한 다음, 에폭시수지로 몰드부(10)를 형성하여 구성한 것으로, 1개의 반도체 패키지의 내부에 2개의 베어칩(3)(4)을 내장시켜 집적도를 향상시키는 동시에 소자의 경박 단소화를 가능하게 하였다.FIG. 2 is a cross-sectional view illustrating another stacked semiconductor package in which several chips are stacked in one single semiconductor package. As shown in FIG. 2, two bare chips 3 and 4 are first attached. Afterwards, the inner lead of the TAB tapes 5 and 6 is bonded to bumps 7 and 8 respectively formed at the pad portions of the bare chips 3 and 4 by the TAB technique. And the outleads of the TAB tapes 5 and 6 are bonded to the lead frames 9 and 9 ', respectively, and then the mold portion 10 is formed of epoxy resin. By embedding two bare chips 3 and 4 therein, the degree of integration is improved and the thickness of the device can be reduced.
또한 상기한 바와 같은 동일한 방법으로 1개의 단일 반도체 패키지의 내부에 4개의 베어칩(11)(12)(13)(14)을 내장시킬 수 있는바, 그 실시형태가 제3도에 도시되어 있다.In addition, four bare chips 11, 12, 13, and 14 may be embedded in one single semiconductor package in the same manner as described above, and an embodiment thereof is illustrated in FIG. .
즉, 상측의 상, 하부 베어칩(11)(12)의 상, 하면에 각각 형성된 범프(13)(14)에 TAB 테이프(15)(16)의 인너리드를 각각 본딩함과 아울러 아웃리드를 리드프레임(17)(17')에 순차적으로 본딩하며, 하측의 상, 하부 베어칩(13)(14)의 범프(18)(19)에 TAB 테이프(20)(21)의 인너리드를 각각 본딩함과 아울러, 아웃리드를 리드프레임(17)(17')에 순차적으로 본딩하고, 에폭시수지로 몰드부(22)를 형성하여 구성한 것으로, 1개의 반도체 패키지의 내부에 4개의 베어칩(11)(12)(13)(14)을 내장시킴으로써 집적도를 더욱 향상시키면서 소자의 경박단소화를 가능하게 하였다.That is, the inner leads of the TAB tapes 15 and 16 are bonded to the bumps 13 and 14 formed on the upper and lower bare chips 11 and 12, respectively, and the upper leads and the lower bare chips 11 and 12, respectively. The lead frames 17 and 17 'are sequentially bonded, and the inner leads of the TAB tapes 20 and 21 are attached to the bumps 18 and 19 of the upper and lower bare chips 13 and 14, respectively. In addition to bonding, outleads are sequentially bonded to the lead frames 17 and 17 ', and the mold part 22 is formed of epoxy resin, and four bare chips 11 are formed in one semiconductor package. By incorporating the (12), (13) and (14), it is possible to reduce the thickness of the device while further improving the degree of integration.
그러나 상기한 바와 같은 적층형 반도체 패키지는 베어칩(3)(4), (11)(12)(13)(14)의 상, 하면에 형성된 범프(7)(8), (13)(14)(18)(19)에 TAB 테이프(5)(6), (15)(16)(20)(21)의 인너리드가 각각 본딩됨으로써, 제2도 및 제3도에 도시한 바와 같이 상, 하부 TAB 테이프(5)와 (6) 및 (15)와 (21)의 최대높이(H)(H')가 높아지게 되어, 반도체 패키지의 전체적인 두께가 두꺼워지는 단점이 있었으며, TAB 테이프(5)(6), (15)(16)(20)(21)의 사용 갯수가 증가됨으로써 제조원가가 상승될 뿐만 아니라 그 제조공정이 용이하지 못한 단점이 있었다.However, the stacked semiconductor package as described above has bumps (7) (8) and (13) (14) formed on the upper and lower surfaces of the bare chips (3) (4), (11) (12), (13) and (14). As the inner leads of the TAB tapes 5, 6, 15, 16, 20, and 21 are bonded to the 18, 19, respectively, as shown in FIGS. 2 and 3, The maximum height H (H ') of the lower TAB tapes 5, 6, and 15, and 21 is increased, resulting in a thicker overall thickness of the semiconductor package, and a TAB tape 5 ( 6), (15) (16) (20) (21) As the number of uses increases, not only the manufacturing cost increases but also the manufacturing process is not easy.
또한, 베어칩(3)(4), (11)(12)(13)(14)과 TAB 테이프(5)(6), (15)(16)(20)(21)의 인너리드 본드(ILB Inner lead bond)가 베어칩(3)(4), (11)(12)(13)(14)의 주변에서 이루어지게 됨으로써 LOC의 개념으로는 쓰이지 못하며, TAB 테이프(5)(6), (11)(12)(13)(14)의 길이가 짧아 본딩공정 및 그 취급이 용이하지 못한 등의 여러 문제점이 있었다.Inner bonds of bare chips 3, 4, 11, 12, 13, 14 and TAB tapes 5, 6, 15, 16, 20, and 21 Since ILB inner lead bond is made around bare chips 3, 4, 11, 12, 13 and 14, it cannot be used in the concept of LOC, TAB tape 5, 6, (11) (12) (13) (14) There are various problems such as the short length of the bonding process and its easy handling.
또한 종래에는 일본 특개소 56-137665호와 같이 두 개의 상하 펠릿을 하나의 리드프레임으로 접속한 기술이 알려지고 있으나, 이러한 구조에서는 적층할 수 있는 펠릿의 갯수가 2개로 한정되고 그 이상(4개 이상)의 펠릿을 적층하는데는 한계가 있어 초소형화와 대용량화를 동시에 기하는데 제약을 받게 되는 문제점이 있었다.Also, in the related art, a technique in which two upper and lower pellets are connected to one lead frame as in Japanese Patent Laid-Open No. 56-137665 is known, but in such a structure, the number of pellets that can be stacked is limited to two and more (four There is a problem in that the stacking of the above-mentioned pellets is limited, and therefore, the size of the pellets is limited to simultaneously miniaturization and large capacity.
본 발명은 상기한 바와 같은 종래의 문제점을 해소하기 위하여 창안한 것으로, 반도체 패키지의 경박단소, 베어칩 크기의 비대화에 따른 LOC 기술의 추세, 그리고 2개 또는 4개의 베어칩을 동시에 패키지하는 추세에 부응하여, TAB 기술과 플립-칩(flip-chip) 개념의 본딩 방법인 C-4 본딩기술을 이용함으로써 반도체 패키지의 초박형화에 기여할 수 있도록 한 것인바, 이하, 본 발명의 일시예를 첨부된 도면에 의하여 설명한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and has been developed in light and small size of semiconductor packages, the trend of LOC technology due to the enlargement of bare chip size, and the tendency to package two or four bare chips simultaneously. In response, the C-4 bonding technology, which is a bonding method of the TAB technology and the flip-chip concept, can be used to contribute to ultra-thin semiconductor packages. Hereinafter, a temporary example of the present invention is attached. It demonstrates with drawing.
제4도는 본 발명에 의한 적층형 반도체 패키지의 일시예를 보인 LOC-TSOP(Thin Small Outline Package)의 구조를 보인 단면도로서, 이에 도시한 바와 같이, TAB 테이프(31)의 인너리드에 상부 베어칩(32)의 패드부위에 형성된 솔더범프(Solder bump)(33)가 접착 고정되고, 상기 TAB 테이프931)의 인너리드에 하부 베어칩 (34)의 패드부위에 형성된 솔더범프(solder bump)(33)가 접착고정됨과 아울러 그 내측에 솔더(36)에 의하여 상, 하부 베어칩(31)(34)이 접합고정되며, 상기 TAB 테이프(31)의 아웃리드는 리드프레임(37)(37')에 접착고정된 구조로 되어 있다.4 is a cross-sectional view showing the structure of a thin small outline package (LOC-TSOP) showing a temporary example of a stacked semiconductor package according to the present invention. As shown in FIG. A solder bump 33 formed on the pad portion of the pad 32 is adhesively fixed, and a solder bump 33 formed on the pad portion of the lower bare chip 34 on the inner lead of the TAB tape 931. The upper and lower bare chips 31 and 34 are bonded and fixed by solder 36 therein, and the outleads of the TAB tape 31 are connected to the lead frames 37 and 37 '. It has a fixed structure.
도면중 미설명 38은 몰딩부를 보인 것이다.Unexplained 38 in the drawing shows the molding.
상기한 바와 같은 구조의 적층형 반도체 패키지 제조방법을 설명하면 다음과 같다.A method of manufacturing a stacked semiconductor package having a structure as described above is as follows.
먼저, TAB 테이프(31)의 인너리드를 상부 베어칩(32)에 본딩(bonding)을 한다.First, the inner lead of the TAB tape 31 is bonded to the upper bare chip 32.
이때 본딩방법은 솔더범프(33)가 사용되는 C-4 본딩을 실시하게 된다.In this case, the bonding method is to perform C-4 bonding in which the solder bumps 33 are used.
이에 따라 베어칩(32)을 자기정렬(self-align)이 되므로 별도의 미세한 정렬(alignment)은 필요로 하지않는다.Accordingly, since the bare chip 32 is self-aligned, a separate fine alignment is not necessary.
이후, 별도의 베어칩(34)을 뒤집어(flip) 그의 솔더범프(35)를 TAB 테이프(31)의 인너리드에 C-4 본딩을 실시한 다음, TAB 테이프(31)의 내측에 솔더(36)를 C-4 본딩하게 된다.Thereafter, the other bare chip 34 is flipped, and the solder bump 35 thereof is C-4 bonded to the inner lead of the TAB tape 31, and then the solder 36 is formed inside the TAB tape 31. Will bond with C-4.
이때, TAB 테이프(31)의 양면은 어드헤시브(adhesive)가 붙어있는 것을 사용함으로써 LOC 패키지의 폴리이미드(polymide) 구실을 할 수 있도록 하고, 또한 TAB 테이프(31)의 인너리드 본딩 후에는 상, 하부 베어칩(32)(34)에 열압착본딩(thermo-compression bonding)을 실시하여 접착시키게 한다.At this time, both sides of the TAB tape 31 can be used as an adherent, so that the polyimide of the LOC package can be used, and after the inner bonding of the TAB tape 31 is performed, The lower bare chips 32 and 34 are bonded by performing thermo-compression bonding.
이와 같이 접착고정된 2개의 상, 하부 베어칩(32)(34)을 1개의 칩세트(chip set)(C)로 볼 수 있는 바, 그 칩세트(C)를 SOP(Small Outline Package) 또는 SOj(Small Outline J-Lead Package)의 다이(die)에 붙힌 후, 칩세트를 구성하는 TAB 테이프(31)의 아웃리드를 리드프레임(37)에 열압착 본딩으로 접착시키게 되며, 이후 상, 하 베어칩(32)(34)에 몰드 인캡슐레이션(mold encapsulation)을 실시한다.The two upper and lower bare chips 32 and 34 bonded in this manner can be seen as one chip set C. The chip set C is referred to as a small outline package (SOP) or After attaching to the die of SOj (Small Outline J-Lead Package), the outlead of the TAB tape 31 constituting the chipset is bonded to the lead frame 37 by thermocompression bonding, and then the upper and lower parts are attached. Bare chips 32 and 34 are subjected to mold encapsulation.
이때, TAB 테이프(31)의 아웃리드를 리드프레임(37)(37')에 부착시키기 전에 테스트를 실시하여 패키징코스트(packaging cost)를 줄일 수 있다.In this case, a test may be performed before attaching the outlead of the TAB tape 31 to the lead frames 37 and 37 'to reduce the packaging cost.
상기한 바와 같이 본 발명의 일실시예에 따른 반도체 패키지는 1개의 TAB 테이프(31)를 이용하여 2개의 상, 하부 베어칩(32)(34)을 동시에 부착시킴으로써 패키지의 두께를 초박형화시킬 수 있으며, LOC 패키지를 얻을 수 있고, 용량을 2배로 늘이는 효과가 있다.As described above, in the semiconductor package according to the exemplary embodiment of the present invention, the thickness of the package may be extremely thin by simultaneously attaching two upper and lower bare chips 32 and 34 using one TAB tape 31. The result is a LOC package and doubles the capacity.
이상에서는 본 발명은 LOC-TSOP인 경우를 설명하였으나 반드시 이로서 한정하는 것은 아니며, LOC-SOJ, 버트리드(butt lead) 형태의 패키지, LOC-SOP등 여러 가지 형태의 반도체 패키지에도 적용할 수 있는 것이다.In the above, the present invention has been described in the case of LOC-TSOP, but is not necessarily limited thereto, and the present invention may be applied to various types of semiconductor packages such as LOC-SOJ, butt lead type packages, and LOC-SOP. .
한편, 제5도 내지 제7도는 본 발명의 다른 실시예에 따른 4개의 베어칩이 적층된 반도체 패키지를 도시한 것으로, 이에 도시한 바와 같이, 상부 TAB 테이프(31)이 인너리드 양면에 베어칩(32)(34)의 솔더범프(33)(35)가 각각 접합고정되고, 그 내측에 솔더(36)에 의하여 베어칩(31)(34)이 접착고정되는 한편, 하부 TAB 테이프(4)의 인너리드 양면에 베어칩(42)(44)의 솔더범프(43)(45)가 각각 접합고정되며, 그 내측에 솔더(46)에 의하여 베어칩(42)(44)이 접합고정되고, 상기 상, 하부 TAB 테이프(31)(41)의 아웃리드는 리드프레임(47)(47'), (48)(48'), (49)(49')의 상하면에 접착고정되며 상기 중간측 베어칩(34)(42)의 사이에 접착제(51)가 도포된 구조로 되어 있다.Meanwhile, FIGS. 5 to 7 illustrate a semiconductor package in which four bare chips are stacked according to another embodiment of the present invention. As shown in FIG. 5, the upper TAB tape 31 is bare chip on both sides of the inner lead. The solder bumps 33 and 35 of the 32 and 34 are respectively bonded and fixed, and the bare chips 31 and 34 are fixed to the inside by the solder 36, while the lower TAB tape 4 The solder bumps 43 and 45 of the bare chips 42 and 44 are respectively bonded and fixed to both inner leads of the inner chip, and the bare chips 42 and 44 are bonded and fixed by the solder 46 therein. The outleads of the upper and lower TAB tapes 31 and 41 are fixed to the upper and lower surfaces of the lead frames 47, 47 ', 48, 48', and 49 and 49 ', The adhesive 51 is applied between the bare chips 34 and 42.
도면중 미설명 부호 50은 몰딩부를 보인 것이다.Reference numeral 50 in the figure shows a molding part.
이와 같이, 4개의 베어칩(32)(34)(42)(44)이 적층된 반도체 패키지의 제조방법을 설명하면 다음과 같다.As described above, a method of manufacturing a semiconductor package in which four bare chips 32, 34, 42, and 44 are stacked is as follows.
먼저, 하부의 베어칩(42)(44)을 상기와 동일한 방법으로 TAB 테이프(41)와 C-4 본딩기술을 이용하여 접착시켜 칩세트(chip set)(C)를 형성한 다음, 그 칩세트(C)를 구성하는 TAB 테이프(41)의 아웃리드를 리드프레임(47)(47'), (48)(48'), (49)(49')의 밑면에 부착시키며, 상기 칩세트(C)의 상부 베어칩(42)에 접착제(51)를 가한 후, 상기와 동일하게 패키지된 상측의 칩세트를 베어칩(42)에 올려놓은 다음, 상기 칩세트(C)를 구성하는 TAB 테이프(31)의 아웃리드를 리드프레임(47)(47'), (48)(48'), (49)(49')의 상면에 열압착 본딩으로 접착시킨다.First, the lower bare chips 42 and 44 are bonded to each other using the TAB tape 41 and the C-4 bonding technique in the same manner as described above to form a chip set C. Then, the chips The outleads of the TAB tape 41 constituting the set C are attached to the bottom surfaces of the lead frames 47, 47 ', 48, 48', and 49, 49 ', and the chipset After the adhesive 51 is applied to the upper bare chip 42 of (C), the chip set of the upper side packaged in the same manner as above is placed on the bare chip 42, and then the TAB constituting the chip set C is formed. The outleads of the tape 31 are bonded to the upper surfaces of the lead frames 47, 47 ', 48, 48', and 49, 49 'by thermocompression bonding.
이와 같이 4개의 베어칩(32)(34)(42)(44)을 적층시킨 다음에는 몰드 인캡슐레이션을 실시하여, 제5도에 도시한 바와 같이, 리드프레임(47)(47'), (48)(48'), (49)(49')을 LOC-SOJ, 제6도에 도시한 바와 같이, 버트 리드타입의 반도체 패키지, 제7도에 도시한 바와 같이, LOC-SOP 형태로 제조할 수 있는 것이다.After stacking the four bare chips 32, 34, 42 and 44, mold encapsulation is performed. As shown in FIG. 5, the lead frames 47, 47 ', (48) (48 ') and (49) (49') are LOC-SOJ, as shown in FIG. 6, butt-type semiconductor package, as shown in FIG. 7, in LOC-SOP form. It can be manufactured.
이상에서 설명한 바와 같은 본 발명은 하나의 TAB 테이프에 2개의 베어칩을 본딩하거나, 두 개의 TAB 테이프에 4개의 베어칩을 본딩함으로써 패키지의 전체적인 두께를 보다 박형화시킬 수 있을 뿐만 아니라 구조를 간소화시켜 제조공정이 간소화되고, 제조원자가 절감되는 등의 여러 효과가 있다.As described above, the present invention can not only reduce the overall thickness of the package but also simplify the structure by bonding two bare chips to one TAB tape or bonding four bare chips to two TAB tapes. There are several effects, such as a simplified process and reduced manufacturing costs.
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