KR940007054B1 - 패턴형성방법 - Google Patents

패턴형성방법 Download PDF

Info

Publication number
KR940007054B1
KR940007054B1 KR1019890011326A KR890011326A KR940007054B1 KR 940007054 B1 KR940007054 B1 KR 940007054B1 KR 1019890011326 A KR1019890011326 A KR 1019890011326A KR 890011326 A KR890011326 A KR 890011326A KR 940007054 B1 KR940007054 B1 KR 940007054B1
Authority
KR
South Korea
Prior art keywords
resin layer
photosensitive
layer
organic resin
pattern
Prior art date
Application number
KR1019890011326A
Other languages
English (en)
Other versions
KR900004001A (ko
Inventor
신이치 이토
하루오 오카노
마고토 나카세
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63197115A external-priority patent/JPH0247660A/ja
Priority claimed from JP19711888A external-priority patent/JP2766268B2/ja
Priority claimed from JP63243865A external-priority patent/JPH0293463A/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR900004001A publication Critical patent/KR900004001A/ko
Application granted granted Critical
Publication of KR940007054B1 publication Critical patent/KR940007054B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/265Selective reaction with inorganic or organometallic reagents after image-wise exposure, e.g. silylation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

내용 없음.

Description

패턴형성방법
제1도(a) 내지 제1도(d)는 종래의 패턴형성방법을 나타낸 단면도,
제2도는 종래의 패턴형성방법에 의해 형성된 패턴의 일례를 나타낸 단면도,
제3도(a) 내지 제3도(d)는 본 발명에 따른 패턴형성방법을 나타낸 단면도,
제4도(a) 내지 제4도(e)는 본 발명에 따른 다른 패턴형성방법을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판(실리콘 웨이퍼) 2 : 감광성 수지층
3 : 마스크 5 : 노광부
[산업상의 이용분야]
본 발명은 반도체장치의 제조공정중 리소그래피공정에 이용되는 레지스트의 패턴형성방법에 관한 것으로,특히 시릴화(sililation) 프로세스에 의해 패턴을 형성하는 패턴형성방법에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체기술의 진보와 더불어 반도체장치, 더 나아가서는 반도체소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있어, 패턴칫수도 고정밀화가 요구되고있는 바, 현재의 프로세스에 있어서 감광성 중합체(感光性 polymer ; 레지스트)패턴을 마스크로 해서 반응성 이온에칭(RIE)법에 의해 하층 박막을 에칭시키기 위한 리소그래피기술에서는 단차(段差)가 있는 소자표면에 미세한 레지스트패턴을 높은 종횡비로서 칫수의 정밀도를 양호하게 형성할 필요가 있음에 대해, 광리소그래피기술에서 종래의 단층(單層)프로세스는 상기 요구를 충족시키기에는 어려움이 있어 다층레지스트프로세스의 의미가 더욱 더 중요하게 부각되고 있다.
이러한 다층레지스트에 의한 방법은 레지스트를 다층으로 형성하여 그 레지스트에 부여되는 역할을 분담시키게 되는 바, 즉 이 다층레지스트방법에서는 먼저 2∼3μm 두께로 레지스트층을 설치해서 소자 표면의 단차를 평탄화함과 더불어 하층으로부터의 반사광을 흡수하도록 하고, 그 위에 고해상력 레지스트에 의해 패터닝을 수행함으로써 하층으로부터 분리된 이상적 조건하에서 노광현상을 수행할 수 있어 고해상도를 갖추면서 칫수의 정밀도가 양호한 패턴을 형성할 수 있게 된다.
이상에서 설명한 내용이 다층레지스트의 기본적인 방법이지만, 보다 구체적인 방법은 레지스트층의 수와 하층에 대한 패턴전사법에 따라 여러가지로 분류되고 있고, 그 대표적인 다층프로세스로서는 상하레지스트층 사이에 중간층이 설치된 3층레지스트법이 있는 바, 이 3층레지스트법은 상층으로부터 중간층, 중간층으로부터 하층으로의 패턴전사가 2단계의 반응성 이온에칭(RIE)법에 의해 수행되게 된다. 여기서, 중간층은 상하레지스트층 사이의 상호작용방지 및 하층레지스트가 RIE에 대한 내압을 갖게 하는 2가지 역할을 하게되고, 이 때문에 중간층이 재료로서는 회전도포법에 의해 막을 형성할 수 있는 S.O.G(Spin On Glas ; 유기실리콘글래스)가 가장 널리 이용되고 있다. 이러한 방법은 다른 기술에 비해 상당히 안정된 프로세스이지만, RIE가 2회에 걸쳐 수행되는 등 공정이 상당히 복잡하게 되어 대량생산을 목적으로 하는 실용화에는적합하지 않게 된다.
따라서, 공정의 간략화가 커다란 과제로 대두됨에 따라 다양한 프로세스가 검토되고 있는 바, 그 유망한 기술의 하나로서 시릴화프로세스가 제안되어 있다. 즉, 이 시릴화프로세스는 단층레지스트에 의해 상기한 3층레지스트의 기능을 실현할 수 있도록 되어 있기 때문에, 궁극적이면서 이상적인 레지스트 프로세스라고 할 수 있다.
여기서, 일본국 특허공개소 61-107346호에 제안된 대표적인 시릴화프로세스가 제1도(a) 내지 제1도(d)의 공정단면도에 도시되어 있는 바, 즉 제1도(a)에 도시된 바와 같이 반도체기판(1)의 표면에 감광성수지층(2)을 도포한 다음, 제1도(b)에 도시된 바와 같이 마스크(3)를 매개해서 자외선과 같은 노광선(4)에 의해 노광을 수행하여 상기 감광성 수지층(2)에 노광부(5)를 형성하고, 이 노광부(5)에 대해 규소화합물을 선택적으로 흡수시켜 제1도(c)에 도시된 바와 같이 상기 감광성 수지층(2)의 표면에 시릴화층(6)을 형성하며, 계속해서 제1도(d)에 도시된 바와 같이 반응성 이온에칭법(RIE)등과 같은 에칭에 의해 상기 감광성 수지층(2)의 미노광부를 제거시켜 표면에 산화실리콘막(7)이 갖추어진 패턴을 얻을 수 있게 된다.
이상에서 설명한 내용이 대표적인 시릴화프로세스에 의한 패턴형성방법이지만, 상기한 종래의 시릴화프로세스에서는 노광부 뿐만아니라 미노광부도 상기 시릴화층(6)에 비해 정도는 작지만 그 표면층(6a)이 시릴화되기 때문에 패턴의 선택성이 악화되어 실용적으로 제공하기에는 곤란하다는 문제가 있고, 또 프로세스조건에 따라서는 제2도에 도시된 바와 같은 균열이 생기게 된다. 더욱이, 상기 시릴화프로세스에서는 노광부뿐만아니라 미노광부도 시릴화됨에 따라 미노광부에 형성된 시릴화층을 제거하기 위해서는 불소가스와 산소의 혼합가스, 예컨대 CF4O2, C2F6와 O2등의 가스를 이용해서 에칭을 수행하게 되는데, 이러한 가스의 조합에 의해 미노광부의 시릴화층을 에칭하는 경우에는 노광부의 시릴화층도 에칭되게 되고, 이 경우 에칭속도는 노광부측이 미노광부보다 빠르게 되는 결과 노광부의 시릴화막이 미노광부 이상으로 에칭되어 버리게 되므로 고정밀도의 패터닝을 수행할 수 없게 되는 한편, 산소반응성 에칭후에 찌꺼기가 발생되는 등의 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 종래의 시릴화처리에 의한 패턴형성방법에서는 노광부뿐만아니라 미노광부도 시릴화되기 때문에 패턴의 선택성이 악화되어 양호한 패턴을 얻을 수 없다는 문제를 해결하여 양호한 패턴을 얻을 수 있는 패턴형성방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 감광성 수지층의 노광전 또는 노광후에 상기 감광성 수지층을 염기성물질로 처리하는 공정을 시행한 후, 시릴화처리를 수행하도록 한 것을 하나의 특징으로 한다.
즉, 레지스트와 같은 감광성 수지층에 함유된 광활성물질인 디아조퀴논(diazo chinone) 유도체는 광을 조사함으로써 케텐(ketene)으로 되고, 이 케텐이 공기중의 물과 반응해서 카르복실산(carboxylicacid)으로 된다. 그리고, 이 카르복실산은 상기 감광성 수지층에 함유된 중합체중의 OH기(基)와 수소결합을 일으키게 되고, 상기 카르복실산은 가열함에 따라 탈수축합반응(脫水縮合反應)을 일으켜서 에스테르로 된다. 이들 카르복실산의 수소결합이라던지 탈수축합반응현상은 상기 중합체내에 규소화합물이 흡수되거나 중합체와 규소화합물이 반응하는 것을 방지하는 방향으로 작용하게 된다.
이와 같이 감광성 수지층 중에 카르복실산이 많이 존재하게 되면 시릴화후 노광부와 비노광부의 선택성이 악화되어 양호한 패턴을 얻을 수 없게 되지만, 본 발명에서는 상기 카르복실산이 염기성물질에 의해 탈탄산반응(脫炭畯反應)을 일으키는 것을 이용해서 노광후의 감광성 수지층을 염기성 물질에 의해 처리함으로써 상기 감광성 수지층내의 카르복실산을 분해시킨 다음 상기 감광성 수지층에 대한 규소화합물의 흡수가 신속하게 실행될 수 있도록 해서 고선택비로 양호한 패턴을 얻을 수 있게 된다. 또, 노광전에 염기성물질이 감광성 수지층에 흡수되게 하는 경우에도 노광시에 발생되는 카르복실산 또는 카르복실산염이 상기 염기성 물질에 의해 빠르게 분해됨에 따라 이 경우에도 상기 감광성 수지층내로 규소화합물이 빠르게 흡수되게 되어 고선택비로 양호한 패턴을 형성할 수 있게 된다. 더욱이, 미노광부분에서의 흡수상태를 조사해보면 염기성 물질에 의한 처리는 약간이기는 하지만 흡수를 억제시키는 작용을 갖는 것을 알 수 있다.
또, 본 발명의 다른 특징에 의하면 희가스(稀 gas ; 원소주기율표상의 제 0족원소)를 이용한 이온에칭을 수행한 다음 산소반응성 이온에칭에 의해 건식현상(dry 現像)을 수행하게 되는데, 상기 희가스는 원소의 선택성이 없기 때문에 상기 희가스를 이용해서 시릴화층을 에칭시킴으로써 노광부와 미노광부에 대해 균일한 에칭을 수행할 수 있게 되고, 이 결과 노광부의 시릴화층의 손실을 극력 억제시킬 수 있으므로 산소반응성 이온에칭의 내성이 증대되어 노광부에 고선택비의 패턴을 형성할 수 있게 된다. 또, 산소반응성 이온에칭으로서는 마그네트론방식, ECR 방식을 이용함으로써 찌꺼기가 없는 패턴을 얻을 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 각 실시예를 상세히 설명한다.
[실시예 1]
제3도는 본 발명에 따른 패턴형성방법을 나타낸 공정단면도로서, 이 제3도에서는 상기 제1도와 동일한 부분에 대해 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
먼저, 제3도(a)에 도시된 바와 같이 실리콘웨이퍼(1 ; 반도체기판)상에 감광성 수지층(2)을 3500rpm으로 스핀 코팅시켜 90℃의 온도로 10분동안 베이킹(baking)을 수행해서 시료를 준비하는데, 여기서 상기 감광성 수지층(2)을 코팅하기 전에 웨이퍼를 미리 헥사메틸디실라잔(hexamethyldisilazane)의 분위기중에서120초동안 표백해서 접착성을 향상시키기 위해 표면을 개질(改質)하고, 또 상기 감광성 수지층(2)은 노보락수지 8g과 광활성물질의 나프토퀴논지아지드를 함유한 감광제 2g을 에틸세로솔브아세테이트 23g중에서 용해시켜 조정한 것을 사용한다.
이어서, 제3도(b)에 도시된 바와 같이 상기 시료상에 마스크(3)를 설치해서 이 마스크(3)를 매개로 수은램프의 g선(4)으로 노광시켜 선택적으로 0.5μm 선폭의 패턴으로 되는 노광부(5)를 형성하는 바, 이 경우 상기 노광공정은 자외선 이외에도 가시광, 원자외선, X선등의 방사선 또는 전자선, 이온빔등의 하전입자선등에 의해 수행해도 된다.
그리고, 상기 시료를 염기성물질로서의 암모니아가스에 의해 처리하기 위해 챔버(도시되지 않았음)내에 도입시키고, 그 챔버의 내부를 질소로 치환해서 압력을 5Torr, 히터에 의한 가열온도를 50℃∼120℃ 범위내인 예컨대 90℃로 유지시키면서 암모니아가스를 유입시키게 되는데, 이러한 처리에 의해 감광성 수지층(2)에 존재하고 있는 카르복실산이 분해된다. 여기서, 암모니아가스 대신에 암모니아를 함유한 용액(예컨대, 수용액)내에 상기 시료를 도입시켜도 된다. 또, 염기성물질에 의한 처리는 적어도 60℃ 이상에서 수행하는 경우에 양호한 결과를 얻을 수 있게 된다.
그 후, 상기 챔버의 내부를 질소로 치환해서 제3도(c)에 도시된 바와 같이 상기 노광부(5)에 선택적으로 규소화합물을 흡수시켜 시릴화층(6b)을 형성하는데, 암모니아 가스에 의한 처리를 수행하기 때문에 상기 시릴화층(6b)은 상기 감광성 수지층(2)의 비노광영역(5a)에는 거의 형성되지 않는다. 따라서, 제3도(d)에 도시된 바와 같이 반응성 이온에칭등의 에칭에 의해 상기 비노광영역(5a)을 선택적으로 제거하여, 그 표면층에 SiO2층(7a)이 형성된 원하는 0.5μm의 네가패턴(nega pattern)을 얻을 수 있게 된다.
또, 종래의 프로세스에서는 패턴의 주(洲)가 형성되었지만, 본 실시예에서는 전혀 형성되지 않는데, 이는 염기성물질의 처리에 의해 시릴화시 노광부에 실리콘이 흡수되기 쉬워져 실리콘의 밀도가 높아지게 되어 제1도(d)에 나타낸 SiO2층(7)보다도 그 효과의 정밀도가 향상되기 때문인 것으로 고려된다.
여기서, 상기 비노광영역(5a)에 대한 반응성 이온에칭은 평행평판전극을 갖추고서 그 한쪽에 시료를 배치한 감압용기에 산소가스를 도입함과 더불어 상기 전극 사이에 고주파전압을 인가하여 산소플라즈마를 생성시킴으로써 수행하게 된다.
[실시예 2]
본 실시예에서는 감광성 수지층으로서 나프토퀴논지아지드를 함유한 감광제와 폴리비닐페놀을 에틸세로솔브아세테이트중에서 용해시켜 조정한 것을 이용하게 되고, 이 감광성 수지층을 상기 실시예 1과 동일하게 실리콘웨이퍼에 도포시킨 다음 노광하게 된다. 그후, 질소분위기중에서 염기성물질로서 이미다졸(imidazole)을 이용해서 상기 감광성 수지층에 존재하는 카르복실산을 분해시킨 다음, 상기 실시예 l과 동일하게 헥사메틸디실라잔의 가스에 의해 시릴화처리를 수행한 후, 산소의 반응성 이온에칭을 수행함으로써0.5μm의 패턴을 고정밀도로 얻을 수 있게 된다.
[실시예 3]
본 실시예에서는 상기 2가지 실시예에 따른 공정에서 염기성물질에 의한 처리를 수행하는 시기를 변화시켜 반복하게 되는 바, 본 실시예 3에서는 감광성 수지층(2)을 실리콘웨이퍼(1)에 스핀 코팅시킨 다음 암모니아처리를 수행하고, 이 암모니아처리를 실시한 감광성 수지층(2)에 대해 상기한 노광처리, 시릴화처리 및 에칭을 수행하게 되며, 이 경우 각 처리공정의 조건은 상기한 실시예와 동일하다. 이 방법에 의해서도 상기실시예 동일하게 고정밀도의 패터닝을 실현할 수 있게 된다.
또, 염기성물질로서는,
RNH2, R -N -R' , R - N -R , R -N - R"
H H R"
R - N -R R - N - R
R' R
[단, R은 알킬기(alkyl 基) 또는 아릴기(aryl 基)] 등의 아민(amine)을 이용해도 되고, 이미다졸, 디메틸아민, 트리메틸아민 또는 이들의 유도체로서 상기 화합물의 최소한 2종의 혼합물을 사용해도 된다. 더욱이, 감광성 수지층(2) 의 중합체로서는 크레졸노보락계수지, 크시레졸노보락수지, 비닐페놀계수지등을 이용할 수 있다.
여기서, 패턴의 정밀도는 시릴화층의 내에칭성을 높임으로써 향상시킬 수도 있는 바, 그에 대한 구체적인 예를 다음의 실시예에서 설명한다.
한편, 상기 실시예에서는 네가패턴을 얻기 위해 노광부를 시릴화하는 경우를 예로 들어 설명했지만 포지패턴(posi pattern)을 얻으려는 경우에는 포지패턴의 감광성 수지층의 표면을 시릴화함으로써(포지의 경우 비노광부에만 반응하기 때문에 비노광부가 시릴화된다.), 비노광부에 시릴화층을 형성하고, 그 시릴화층을 염화처리 또는 프라즈마 등에 의한 경화처리를 실시함으로써 상기 실시예와 동일한 효과를 얻을 수 있게 된다.
[실시예 6]
제4도(a)∼제4도(d)는 본 실시예의 공정단면도를 나타낸 것으로, 먼저 제4도(a)에 도시된 바와 같이 광활성물질과 혼합 또는 결합된 중합체를 함유한 감광성 수지층으로서 노보락수지와 나프토퀴논지아지드설폰산에스테르를 중량비 4 : 1로 혼합한 레지스트층을 에틸세로솔브아세테이트에 용해시켜 조정하고, 상기 실시예와 마찬가지로 실리콘웨이퍼(1)를 미리 헥사메틸디실라잔의 분위기내에 120초 동안 노출시켜 접착성 향상을 위한 표면 개질을 수행한 다음 상기 레지스트층(2)을 3000rpm으로 실리콘웨이퍼(1)에 스핀 코팅해서 90℃, 5분동안 베이킹을 수행하게 된다.
이어 제4도(b)에 도시된 바와 같이 이 실리콘웨이퍼(1)를 마스크(3)를 매개해서 수온램프의 g선(4)에 노광시키게 된다. 여기서 도면중 참조부호 5는 노광부, 5a는 미노광부를 나타낸다.
이어, 제4도(c)에 도시된 바와 같이 상기 실리콘웨이퍼(1)를 도시되지 않은 챔버내에 도입시키고, 그 챔버의 내부를 질소로 치환시킨 다음 압력을 5Torr로 해서 헥사메틸디실라잔을 증기상태로 주입시켜 시릴화처리를 수행하는 바, 이 제4도(c)에서 참조부호 6은 시릴화된 영역을 나타낸다.
다음에, 제4도(d)에 도시된 바와 같이 감압용기에 아르곤가스를 도입시킨 다음 평행평판전극 사이에 고주파전력을 인가하여 방전을 일으켜 플라즈마화하는 RIE법에 의해 상기 전극의 음극측에 설치되는 상기 시릴화된 실리콘웨이퍼(1)를 50W에서 1분간 에칭하게 된다.
이어, 산소가스에 의한 반응성 이온에칭을 1W/cm2, 4.5×10-3Ton의 조건으로 수행함으로써 제4도(e)에 도시된 바와 같이 미노광부의 패턴이 남겨지지 않도록 시릴화된 0.5μm의 노광부, 즉 노광부의 막이 경화처리된 막(化)이 형성되어 레지스트 패턴을 정밀도가 양호하게 얻을 수 있게 된다.
여기서, 상기 실시예에서는 희가스로서 아르곤을 이용했지만, 주기율표상에서의 다른 제0족원소가스를 이용해도 동일한 효과를 얻을 수 있게 된다.
또, 희가스에 의한 시릴화층의 에칭후 산소에 의한 RIE는 자장을 이용하는 마그네트론에 의해 실시해도 되고, 이와 달리 RIE가 아닌 ECR에 의한 에칭을 수행해도 된다.
그리고, 감광성 수지층에 규소화합물을 흡수시키는 방법도 상기 실시예에서와 같이 실리콘을 함유하는 가스분위기에 노출시키는 방법 이외에 이온주입등에 의해 수행해도 된다.
이상에서 설명한 바와 같이 감광성 수지층의 시릴화층에 대해 희가스에 의한 에칭을 실시한 다음 산소플라즈마를 이용한 건식현상을 수행함으로써 고선택비의 패턴을 형성할 수 있게 된다.
[실시예 7]
본 실시예에서는 상기한 실시예의 몇가지 특징을 조합해서 실시한 것으로, 먼저 상기 실시예 1과 동일한 공정에 따라 시릴화층을 형성하게 되는데, 이 시릴화층은 암모니아처리에 의해 선택성이 상당히 양호하게 형성된다. 이때, 노광되지 않은 수지층에 형성되는 시릴화층은 아르곤플라즈마의 에칭에 의해 제거하게 되는데, 이 에칭의 조건은 상기 실시예 6에서 설명한 바와 동일하게 설정된다. 이어, 노광된 수지층상의 시릴화층에 상기 실시예 4에서 설명한 방법에 의해 산소플라즈마 처리를 실시해서 경화시키게 되고, 최종적으로RIE에 의해 감광성 수지층의 미노광부분을 제거시키게 되며, 이상의 공정에 의해 상기한 실시예의 효과와 거의 동일한 효과를 얻을 수 있게 된다.
그리고, 본 발명은 상기한 실시예로 한정되지 않고, 그 기술적인 요지를 벗어나지 않는 범위내에서 여러가지로 변형해서 실시할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 감광성 수지층의 원하는 영역만을 선택적으로 시릴화해서 양호한 패턴을 얻을 수 있는 패턴형성방법을 제공하게 된다.

Claims (10)

  1. 반도체기판(1)에 감광성 유기수지층(2)을 형성하는 공정과, 소정의 패턴에 따라 상기 감광성 유기수지층(2)을 선택적으로 감광하는 공정, 상기 감광성 유기수지층(2)에 규소화합물을 형성해서 감광된 수지(5)의 표면에 시릴화층(6b)을 형성하는 공정 및, 상기 감광성 유기수지층(2)의 감광되지 않은 부분(5a)을 에칭에 의해 제거하는 공정을 구비하여 이루어지고, 상기 규소화합물을 형성하는 공정의 이전에 상기 감광성유기수지층(2)에 염기성물질에 의한 처리를 수행하도록 된 것을 특징으로 하는 패턴형성방법.
  2. 제1항에 있어서, 상기 감광성 유기수지층(2)이 디아조퀴논 유도체를 함유하고 있는 것을 특징으로 하는 패턴형성방법.
  3. 제1항에 있어서, 상기 에칭이 반응성 이온에칭(RIE)인 것을 특징으로 하는 패턴형성방법.
  4. 제1항에 있어서, 상기 염기성물질에 의한 처리가 상기 감광공정의 직전 또는 직후의 공정으로서 수행되는 것을 특징으로 하는 패턴형성방법.
  5. 제1항에 있어서, 상기 염기성물질이 암모니아인 것을 특징으로 하는 패턴형성방법.
  6. 제5항에 있어서, 상기 염기성물질에 의한 처리가 상기 감광성 유기수지층(2)을 가열된 암모니아가스 분위기에 유지시켜서 수행하는 것을 특징으로 하는 패턴형성방법.
  7. 제5항에 있어서, 상기 염기성물질에 의한 처리가 상기 감광성 유기수지층(2)을 암모니아용액에 침지(浸漬)시킴으로써 수행하는 것을 특징으로 하는 패턴형성방법.
  8. 반도체기판(1)의 표면에 감광성 유기수지층(2)을 형성하는 공정과, 소정의 패턴에 따라 상기 감광성유기수지층(2)을 선택적으로 감광하는 공정, 상기 감광성 유기수지층(2)에 규소화합물을 형성해서 감광된 수지(5)의 표면에 시릴화층(6b)을 형성하는 공정, 상기 시릴화공정후 상기 감광성 유기수지층(2)의 표면전체를 희(稀)가스 이온에 의해 에칭을 수행해서 감광되지 않은 상기 감광성 수지층(2)의 표면에 결과적으로 형성되는 규소를 흡수한 층을 제거하는 공정 및, 상기 감광성 유기수지층(2)의 감광되지 않은 부분(5a)을 에칭에 의해 제거하는 공정을 구비하여 이루어진 것을 특징으로 하는 패턴형성방법.
  9. 제8항에 있어서, 상기 희가스이온이 플라즈마화된 아르곤인 것을 특징으로 하는 패턴형성방법.
  10. 제8항에 있어서, 상기 시릴화층 제거공정 후에 상기 감광된 감광성 유기수지층(2)의 시릴화층에서 산소플라즈마처리를 수행하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 패턴형성방법.
KR1019890011326A 1988-08-09 1989-08-09 패턴형성방법 KR940007054B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP63197115A JPH0247660A (ja) 1988-08-09 1988-08-09 パターン形成方法
JP63-197115 1988-08-09
JP19711888A JP2766268B2 (ja) 1988-08-09 1988-08-09 パターン形成方法
JP63-197118 1988-08-09
JP63243865A JPH0293463A (ja) 1988-09-30 1988-09-30 レジストパターン形成方法
JP63-243865 1988-09-30

Publications (2)

Publication Number Publication Date
KR900004001A KR900004001A (ko) 1990-03-27
KR940007054B1 true KR940007054B1 (ko) 1994-08-04

Family

ID=27327337

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890011326A KR940007054B1 (ko) 1988-08-09 1989-08-09 패턴형성방법

Country Status (3)

Country Link
EP (1) EP0354536B1 (ko)
KR (1) KR940007054B1 (ko)
DE (1) DE68927989T2 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59010864D1 (de) * 1990-04-12 1999-04-15 Siemens Ag Verfahren zur Erzeugung einer Resiststruktur
DE4226464B4 (de) * 1992-08-10 2005-06-02 Infineon Technologies Ag Positivresist

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2171530B (en) * 1985-02-27 1989-06-28 Imtec Products Inc Method of producing reversed photoresist images by vapour diffusion
US4808511A (en) * 1987-05-19 1989-02-28 International Business Machines Corporation Vapor phase photoresist silylation process

Also Published As

Publication number Publication date
DE68927989T2 (de) 1997-09-18
EP0354536A1 (en) 1990-02-14
EP0354536B1 (en) 1997-04-23
KR900004001A (ko) 1990-03-27
DE68927989D1 (de) 1997-05-28

Similar Documents

Publication Publication Date Title
US5362606A (en) Positive resist pattern formation through focused ion beam exposure and surface barrier silylation
US5545512A (en) Method of forming a pattern of silylated planarizing photoresist
EP0124265B1 (en) Process for forming pattern with negative resist
WO1991006041A1 (en) Surface barrier silylation microlithography
EP0350873B1 (en) Method for forming pattern and method for making semiconductor device
JPS6323657B2 (ko)
US4510173A (en) Method for forming flattened film
US6420271B2 (en) Method of forming a pattern
KR0170558B1 (ko) 반도체장치의 제조방법
CN1165072C (zh) 形成半导体器件微图样的方法
US5407786A (en) Method of forming a mask on a semiconductor substrate via photosensitive resin deposition, ammonia treatment and selective silylation
KR940007054B1 (ko) 패턴형성방법
JPS63253356A (ja) 半導体装置の製造方法
US5064748A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
JP2766268B2 (ja) パターン形成方法
JPS6137774B2 (ko)
JPH0314172B2 (ko)
JP2585676B2 (ja) パターン形成方法
Yamashita et al. New, deep UV resist (LMR) for lift‐off technique
JP2848625B2 (ja) パターン形成方法
US6350559B1 (en) Method for creating thinner resist coating that also has fewer pinholes
JPH0757995A (ja) レジストパターン形成方法
JP2643879B2 (ja) 微細パターン形成方法
JPH0293463A (ja) レジストパターン形成方法
JPS6256947A (ja) 二層構造レジスト用平坦化層組成物

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030801

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee