KR940007053B1 - 반도체 기판의 세정방법 - Google Patents
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Abstract
내용 없음.
Description
제1도(a) 내지 (e)는 이 발명의 세정방법이 적용되는 트랜치가 형성된 반도체 기판의 세정단계를 설명하는 도면이다.
이 발명은 반도체 기판 표면에 잔존하는 유기물, 금속이온 및 자연 산화막을 제거하는 반도체 기판의 세정방법에 관한 것이다.
반도체 장치의 제조공정은 일련의 여러 반복공정을 거치게 되며, 열처리공정, 산화막 형성공정, 식각공정의 전후에 웨이퍼의 표면에 묻어있는 이 물질을 제거하는 세정공정이 반드시 수반된다.
세정된 웨이퍼(Wafer)의 표면 청정도는 후속공정의 공정불량을 최소화하는 가장 중요한 요인이 된다.
반도체 기판의 오염으로는 미립자와 막질 등이 있다. 미립자는 이미 한정된 경계를 갖고 웨이퍼 표면상에 나타나는 물질의 조각들로서 이들은 화학반응을 주체로 한 건식(dry)세정으로 제거하기란 기본적으로 곤란하기 때문에 습식(wet) 세정방법을 쓰게 된다. 세정으로 제거해야 할 오염으로서 미립자 이외에 유기막, 금속이온 및 자연 산화막 등이 있다.
이러한 여러종류의 오염에 대하여 그들의 각각을 제거하는 데에는 별개의 세정과정이 필요하다. 즉, 화학세정과정과 미립자 세정과정의 양쪽이 완전하게 표면을 세정하는데 사용되어져야 한다.
이러한 세정공정은 반도체 소자의 고집적화에 따라 상당한 변화가 있을 것으로 전망된다.
물론, 세정공정의 방법은 어떤 구조의 디바이스를 어떤 프로세스로 만드느냐에 따라 다를 것이다.
그런 전제하에서 공통된다고 할 수 있는 것은 ① 드라이(Dry)화로의 움직임이 있을지라도 웨트(Wet) 중심은 변함없다. ② 트랜치(Trench)를 채용하지 않음에도 불구하고 하이 어스펙트 레이시오(High aspect ratio)의 홀(Hole)내를 세정하는 기술이 필요하다. ③ 얇은 게이트 산화막, 기판과 배선의 접촉 등에 대응하여 자연 산화막의 잔류상태 등 최종 표면상태를 고정도로 제어할 수 있는 세정기술이 필요하다.
이러한 요구에도 불구하고 현재 사용되는 습식 케미컬 세정방법에는 여러가지의 문제점이 있다.
이하에 종래의 습식 세정방법에 의한 유기물, 금속이온 및 자연 산화막을 세정하는 방법을 설명하고 그 문제점을 살펴본다.
전형적인 습식 세정방법은 세정목적에 따라 화학약품이 담긴 일련의 세정조에서 수행된다. 즉, 세정액이 담긴 화학세정조, 순수의 오버플로우로 세정액이 묻은 웨이퍼를 수세하는 순수 세정조 및 최종 순수 세정조를 거쳐 스핀 드라이하는 반복공정으로 유기물, 금속이온 및 자연 산화막을 제거하게 된다.
여기서, 각각의 세정목적에 따라 사용되는 세정액은 다음과 같다.
(1) 유기물 세정액 : H2SO4: H2O2=4 : 1(온도 130℃∼150℃)
NH4OH : H2O2: H2O=1 : 1 : 19(온도 70℃)
(2) 금속이온 세정액 : HCl : H2O2: H2O=1 : 2 : 10
(3) 자연 산화막 세정액 : H2O : HF=100 : 1∼200 : 1
일반적인 확산 전처리 세정은 반도체 기판 표면에 흡착될 수 있는 유기물질을 제거하고 그 다음 얇은 산화막 및 웨이퍼 표면에 흡착된 무기물을 제거하는 순서를 택하고 있다.
그런데 유기물을 세정하는 경우 H2SO4/H2O2의 혼합 세정액의 온도가 130∼150℃에서 세정공정을 수행함에 따라 케미컬 험(Hume)에 의한 장치의 환경오염 및 다량의 케미컬이 생성되어 재오염 물질로 작용하게 된다.
한편, 철(Fe), 구리(Cu)등 중금속이온이나 알루미늄(Al)등은 세정중 최종 마무리로 불산(HF)을 사용하여 중금속 오염을 제거하고 있다.
금속이온 제거방법은 HC1/H2O/H2O2의 혼합 세정액을 80℃로 가열해서 용해시키는 방법과 HF/NHO3의 혼합 세정액으로 기판 실리콘을 가볍게 에칭하여 반도체 기판 표면의 얇은 산화막(native oxide)에 포착(trap)되어 있는 금속 이온도 산화막 식각시에 함께 제거하는 방법 등이 있다. 그런데 이와 같은 습식처리로 금속이온을 제거할 경우에 세정액중에는 용해된 금속이온이 축적되고, 더구나 반도체 소자의 고집적화에 따라 깊은 트랜치 구조, 하이 어스 펙트 레이시오 등의 복잡한 구조의 반도체 기판의 세정에는 미립자와 같이 필터로 제거할 수 없는 등 완벽한 세정에는 한계가 있다.
또한, 이러한 습식 세정방법은 순수 세정과정이 불가피하며, 이 순수 세정시 실리콘(Si) 기판 표면에 남은 물방울이 산소 존재하에 건조될 때 실리콘과 물방울의 계면에서 산화반응이 일어나고 반응생성물인 규산이 물방울 속에 용해되어 건조후에 잔사로 남아 워터마크(Water mark)를 발생시킨다.
이와 같이 종래의 습식 세정방법은 장치내의 환경오염, 화학 세정액에 의한 반도체 기판의 전이금속의 재오염, 순수세정시 DI 워터에 의한 자연 산화막의 생성, 반도체 기판의 친수성 표면과 소수성 표면이 공존할 경우 워터마크(Water mark)의 형성 등의 문제점이 발생하였다.
이 발명의 목적은 액상(Liquid phase)에서 세정하는 습식 케미컬 세정방식에 비해 금속오염을 최소화하고 자연산화막 제어가 용이하며 외부 환경에 의한 영향을 최소화할 수 있는 개선된 드라이 세정방법에 의한 반도체 기판의 세정방법을 제공하는데 있다.
이 발명의 목적은 깊은 트랜치 세정, 프리 캐패시터(Pre-capacitor) 세정, 게이트 절연막 전세정 등에 디바이스 특성향상 및 생산수율 향상을 도모할 수 있는 반도체 기판의 세정방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 이 발명은 UV-O3으로 유기물을 제거함과 동시에 C1 케미컬을 이용하여 반도체 기판에 형성된 금속이온(Cu2+,Fe2+,AI3+등)을 염화물화하여 금속이온을 제거하는 제1공정 및 불산증기를 이용하여 상기 공정중 생기는 자연 산화막을 제거하는 제2공정으로 이루어지는 것을 특징으로 한다.
이하, 이 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명한다.
이 발명이 적용되는 경우는 많으나 트랜치 구조의 반도체 기판을 세정하는 경우를 예를 들어 설명한다.
제1도(a) 내지 (e)는 깊은 트랜치가 형성된 반도체 기판을 나타낸 단면도이다.
도면에서 도면부호 10은 웨이퍼(1) 상에 형성된 유기물 혹은 금속이온 등의 오염물을 나타내고, 도면부호 20은 실리콘(Si) 기판의 데미지를 줄이기 위하여 형성된 얇은 산화막을 나타낸다.
먼저, 유기물 혹은 금속이온(10)으로 오염된 웨이퍼(1)를 프로세서 챔버에 적재하고 챔버 내의 공기를 빼내어 1ATM 상태, 즉 760토르 상태에서 내압을 0토르(Torr) 상태로 감압하여 유지시킨 상태에서 질소가스(N2)를 주입하여 프로세서 챔버 내를 퍼지(Purge)한다.
이어서 제1공정으로 760토르(대기압)하에서 유기물 및 금속이온(10)을 제거하기 위해 오존(O3)과 염소가스(Cl2)를 챔버내로 공급한다. 이때, 오존과 염소가스를 공급함과 동시에 파장 254nm의 UV(Ultraviolet)광을 O3및 Cl2에 조사하여 오존 및 염소가스를 여기시켜 산소 래디컬(Radical) 및 염소 래디컬(30)을 발생시킨다.
즉,
이렇게 생성된 산소 레디컬(30)은 웨이퍼(1) 표면의 유기물(CxHyOz)(10)과 반응하여 CO 또는 CO2+H2O의 가스상태로 되고, 염소 래디컬(30)은 철(Fe), 알루미늄(Al), 구리(Cu) 등을 염화물화시켜 유기물 및 금속이온을 제거한다.
즉,
이 상태에서 상기 유기물 및 금속이온이 산소 래디컬 및 염소 래디컬과 반응하여 생성된 가스상태의 오염물(40)은 배출구를 통하여 배출시킨다.
이때, 화살표로 표현된 것과 같이 트랜치 내의 깊은 부분에 가스상태의 오염물(40)도 남김없이 제거된다.
이와 같이 유기물과 금속이온이 제거되는 제 1 공정이 완료되면 제차 프로세서 챔버 내의 압력을 760토르에서 0토르까지 감압한 후 질소가스(N2)로 퍼지한다.
퍼지를 한 후, 마무리 공정으로 프로세서 챔버 내의 압력을 약 100~300토르에서 불산(HF)증기를 사용하여 자연 산화막을 제거하는 제 2 공정을 실시한다.
먼저, HF 증기(50)를 공급하기에 앞서서 오존만을 공급하는데, 이때 공급되는 오존(O3)°실리콘 기판과 작용하여 제1도(D)에 나타낸 얇은 자연 산화막(20)을 형성한다. 이 자연 산화막(20) 기판의 데미지를 줄이기 위한 것이다.
상기 자연 산화막(20)을 제거하기 위한 공정의 과정은 저압상태에서 무수 HF와 N2중에 함유된 수증기를 반응실로 보내서 하기의 식(1)의 반응,
----------(1)
에 의해 산화물을 제거한다.
이 방법의 잇점은 입자부착, 금속오염이 습식방식보다 적고 균일성도 양호하다.
이와 같은 방법으로 유기물, 금속이온 및 자연 산화막을 세정할 경우, 산소 레디컬 및 염소 레디컬이 각기 유기물과 금속이온과 화학반응하여 가스상태로 배출되기 때문에 제거된 이온의 재부착방지 및 외부환경에 영향을 받지 않으면서 기판오염 수준을 낮출 수 있다.
이 발명은 상기한 모든 세정공정이 가스 페이즈(Gas phase) 및 증기 페이즈(Vapor phase)에서 진행됨에 따라 깊은 트랜치 세정, 하이 어스팩트 레이시오, 복잡한 구조 및 게이트 산화막의 박막화에 대응 가능한 세정공정 기술로서 64M 뿐만 아니라 256M DRAM 급에서 실용화가 가능하다.
Claims (2)
- 반도체 기판의 세정방법에 있어서, 오존(O3)에 자외선을 조사하여 생성된 산소 래디컬로 기판상의 유기물을 제거함과 동시에 염소(Cl2)에 자외선을 조사하여 생성된 염소 래디컬로 기판상의 금속이온을 제거하는 제1공정과, 불산증기를 사용하여 상기 공정중 생기는 자연 산화막을 제거하는 제2공정으로 이루어지는 것을 특징으로 하는 반도체 기판의 세정방법.
- 제1항에 있어서, 유기물 및 금속이온 제거시에 발생하는 산소 래디컬 및 염소 래디컬과 유기물 및 금속이온과의 화학반응 가스를 저압상태에서 배출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 세정방법.
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