KR940006706B1 - 액정표시 장치의 금속배선 방법과 그를 이용한 박막트랜지스터 - Google Patents
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Abstract
내용 없음.
Description
제1(a)∼ (b)도는 종래 기술에 따른 일시예를 나타내는 액정표시장치의 금속배선 공정도.
제2도는 종래 기술에 따른 박막트랜지스터의 단면도
제3(a)∼(c)도는 이 발명의 한 방법에 따른 일실시예를 나타내는 액정표시장치의 금속배선 공정도.
제4(a)∼(b)도는 이 발명의 다른 방법에 따른 일실시예를 나타내는 액정표시장치의 금속배선 공정도.
제5도는 제3(a)∼(c)도의 방법에 따른 박막트랜지스터와 단면도.
제6도는 제4(a)∼(b)도의 방법에 따른 박막트랜지스터와 단면도.
제7도는 액정표시장치의 스위칭 패널 요부 평면도이다.
이 발명은 액정표시장치의 제조방법에 있어서, 특히 금속배선의 전부 또는 일부를 절연 물질속에 묻어서 금속배선과 기판과의 단차를 감소시킬 수 있는 금속배선 및 그 방법과 그를 이용한 박막트랜지스터 제조방법에 관한 것이다.
최근 반도체 장치가 고집적화 되어 감에 따라 종래에는 없던 문제점들이 발생하게 되고 이의 해결을 위해 새로운 물질이나 공정의 개발 및 반도체 장치의 미세 패턴 형성기술등이 꾸준히 연구발전되고 있다. 반도체 장치의 면적 감소의 속도가 두께 감소의 속도보다 크고 반도체 장치가 다층 구조를 갖게되어 각층들간의 단차 피복성(Step Coverage)이 반도체 장치의 효율 및 신뢰성에 중요한 요인이 되었다. 특히 반도체 장치의 금속배선에 있어서는 금속배선의 두께 또는 폭이 저항과 반비례하므로 적당한 정도이하로는 감소시킬 수 없다. 따라서 기판과 금속배과 단차로 인하여 후속 공정에 따른 상부 구조의 단차 피복성 악화되는 문제점 있다. 액정표시장치(Liquid Crystal Display ; 이하 LCD라 칭함)등 절연성 기판 상부에 금속배선을 형성하여 전극으로 사용하는 반도체 장치에 있어서, 금속배선을 기판에 묻거나 경사에 칭하는 등의 방법으로 후속 적층막의 단차 피복성을 향상시키기 위한 연구가 활발히 진행되고 있다. 또한 LCD의 대형화 및 고정세화에는 저항(Resistance)이 작은 금속배선 물질의 선택이 필수적인데 Cr 또는 Ta보다 비저항(Resistivity)이 작은 Al을 사용하여 게이트선이나 신호선의 저항을 감소킬 수 있다.
제1(a)∼(b)도는 종래 기술에 따른 일실시예를 나타내는 액정표시장치의 금속배선 공정도이다.
제1(a)도를 참조하면, 유리기판(1)의 상부에 Al, Cr 및 Ta등 금속을 물리증착이나 화학기상도포(Chemical Vapor Deposition)등의 방법으로 도포하여 금속막(2)을 형성한다. 그 다음 통상의 사진공정에 의해 금속막(2)의 상부에 감광막 패턴(3)을 형성한다.
제1(b)도를 참조하면, 상기 금속막(2)중 감광막패턴(3)에 의해 노출된 부분을 제거한 후 감광막 패턴(3)을 제거한다.
제2도는 종래 기술에 따른 박막트랜지스터의 단면도이다. 상기 제1(b)도의 구조에서 상기 기판(1) 및 금속막(2)의 표면에 산화규소 또는 질화규소등으로 게이트 절연막(4)이 형성되어 있고, 상기 게이트 절연막(4)상에 다결정 실리콘 또는 비정질 실리콘으로 반도체층(5)이 형성되어 있다. 상기 반도체층(5)상에 소오스 및 드레인 전극(6), (7)이 형성되어 있다.
상술한 바와 같이 소정 기판 상부에 금속막을 형성한 후 후속 공정을 진행하여 박막트랜지스터등을 형성하는 종래의 기술은 금속배선의 두께가 저항과 반비례하므로 금속배선의 두께를 적당한 정도이하로 감소시킬 수 없다. 따라서, 기판과 금속배선과의 단차를 감소시킬 수 없으므로 절연막 및 반도체막등을 형성하는 후속공정 진행시 후속 적층막의 단차 피복성이 좋지 않아 LCD의 효율 및 신뢰성을 떨어뜨리는 문제점이있다.
또한, LCD의 고정세화에 따라 상대적으로 금속배선에 의해 개구율이 감소하는 문제점이 있다
따라서, 이 발명의 목적은 유리기판과 금속배선과의 단차를 제거할 수 있으며 금속재선의 두께를 단차의 증가없이 충분히 크게할 수 있는 LCD의 금속배선 및 그 방법을 제공함에 있다.
이 발명의 다른 목적은 저항의 증가없이 금속배선의 폭을 감소시켜 LCD의 개구율을 높일 수 있는금속배선 및 그 방법을 제공함에 있다.
이 발명의 또 다른 목적은 유리기판과 금속배선과의 단차가 작아 후속 적층막들의 단차피복성이 좋은 박막트랜지스터를 제공함에 있다.
상기와 같은 목적들을 달성하기 위하여 이 발명은 소정기판의 상부에 제1감광막 패턴을 형성한 후 상기 제1감광막 패턴을 통해 노출된 기판을 소정 두께 제거하여 개구부를 형성하는 공정과, 상기 구조의 전표면에 제1금속층을 도포하여 개구부를 메꾸는 공정과, 상기 구조의 개구부를 제외한 부분의 제1금속층 및 제1감광막 패턴을 제거한 후 상기 구조의 전표면에 제2금속층을 형성하는 공정과, 상기 개구부상의 제2금속층이 보호되도록 제2감광막 패턴을 형성한 후 노출된 제2금속층을 제거한 후 상기 제2감광막 패턴을제거하는 공정을 포함한다.
또한, 이 발명은 개구부가 형성된 소정기판과, 상기 개구부를 메운 제1금속층과, 상기 기판상에 일부분이 제1금속층상에 형성된 제2금속층과, 상기 구조의 전표면에 산화규소 또는 질화규소등으로 형성된 절연막과, 상기 절연막상의 소정부분에 형성된 반도체층과, 상기 반도체층과 소정 부분 접치도록 형성된 소오스및 드레인 전극을 구비하여 이루어진다.
또한, 이 발명은 소정 기판의 상부에 제1감광막 패턴을 형성한 후 상기 제1감광막 패턴을 통해 노출된 기판을 소정 두께 제거하여 개구부를 형성하는 공정과, 상기 구조의 전표면에 제1금속층을 도포하여 상기개구부를 메꾸는 공정과, 상기 구조의 개구부를 제외한 부분의 제1금속층 및 제1감광막 패턴을 제거하는 공정과, 상기 구조의 전표면에 제2금속층을 형성하는 공정과, 상기 개구부상의 제2금속층이 보호되도록 제2감광막 패턴을 형성한 후 상기 제2감광막 패턴에 의해 노출된 제2금속층을 식각하고 상기 제2감광막 패턴을 제거하는 공정과, 상기 식각되고 남은 제2금속층을 양극산화하여 양극산화막을 형성하는 공정을 포함한다.
이하, 첨부한 도면을 참조하여 이 발명을 상제히 설명한다.
제3(a)∼(c)도는 이 발명에 따른 일실시예를 나타내는 액정표시 장치의 금속 배선 공정도이다.
제3(a)∼(c)도를 참조하면, 산화규소나 질화규소등의 절연물질기판 또는 BPSG(Boro-Phospo Silicate Glass), USG(Undoped Silicate Glass), PSG(Phospo Silicate Glass) 및 유리등의 유리재질의 절연물질로 형성된 소정기판(11)의 상부에 통상의 사진공정에 의해 제1감광막 패턴(13)을 형성한다. 그 다음 H3PO4, HF등의 식각 용액을 사용하여 제1감광막 패턴(13)을 통해 노출된 기판(11)을 게이트 전극의 두께만큼 제거하여 개구부(14)를 형성한다. 이때, 상기 개구부(14)의 모서리를 등방성 식각되어 원형으로 형성된다. 그후, 상기 구조의 전포면에 Al, Ta, W, Mo, Ti 및 Cr등의 금속을 물리증착 또는 화학기상도포등의 방법으로 도포하여 제1금속층(15)을 형성한다. 이때, 제1금속층(15)의 두께는 상술한 기판(11)의 제거된 두께와 같거나 약간 작다. 또한, 상기 개구부(14)의 양쪽 모서리 부분은 금속으로 완전히 채워지지는 않는다.
제3(b)도를 참조하면, 상기 개구부(14)를 메운 제1금속층(l5)을 제외한 제1금속층(15) 및 제1감광막 패턴(13)을 통상의 리프트오프(Lift off)공정에 의해 제거한다. 그 다음 상기 구조의 전표면에 Al, Cr, Ta, Ti, W 및 Mo등의 금속을 물리증착 또는 CVD등의 방법으로 도포하여 제2금속층(17)을 형성한다. 이때, 제2금속층(17)이 제1금속층(15)의 요철부를 평탄화할 수 있도록 하며 0.1μm이하의 두께로 형성한다. 그후 상기 개구부(14)를 메꾼 제1및 제2금속층(15), (17)이 보호되도록 제2감광막 패턴(19)을 형성한다.
제3(c)도를 참조하면, 상기 노출된 제2금속층(17)를 건식 또는 습식 식각 방법으로 제거한 후 제2감광막 패턴을 제거한다. 이때, 상기 제1 및 제2금속층(15), (17)의 남은 부분이 금속배선(21)이 된다.
제4(a)∼(b)도는 이 발명에 따른 또다른 실시예를 나타내는 액정표시장치의 금속배선 공정도이다.
제4(a)도를 참조하면, 상기 제2(a)도의 공정을 거친 기판(11)에서 상기 개구부(14)를 메꾼 제1금속층(15)을 제외한 제1금속층(15)과 제1감광막 패턴(13)을 통상의 리프트업 공정에에 의해 제거한다. 그 다음 상기 구조의 전표면에 Al 및 Ta등 양극산화가 가능한 금속을 물리증착 또는 화학기상도포등의 방법으로 도포하여 제2금속층(23)을 형성한다. 이때, 상기 제2금속층(23)은 제1금속층(15)의 요철부를 평탄화할 수있도록 하며, 0.1μm이하의 두께로 형성한다. 그후, 제2금속층(23)상에 개구부(14)를 메꾼 제1및 제2금속층(15), (23)이 보호되도록 제2감광막 패턴(25)을 형성한다.
제4(b)도를 참조하면, 상기 제2감광막 패턴(25))에 의해 노출된 제2금속층(23)을 건식 또는 습식 식각방법으로 식각한다. 그 다음 상기 식각되고 남은 제2금속층(23)을 양극산화하여 양극산화막(27)을 형성한다. 상기 양극산화 공정시 제1금속층(15)이 양극산화가 가능한 금속일 경우 제1금속층(15)의 상부도 소정두께 양극산화할 수 있다. 또한 상기 양극산화막(27)은 상기 제1금속층(15)이 게이트 전극일 경우 게이트 절연막의 열부가 된다. 또 제2금속층(23)의 사진식각 공정을 누락시키고 제2금속층(23)전체를 양극산화할수도 있다.
제5도는 제3(a)∼(c)도의 방법에 따른 박막트랜지스터의 단면도이다. 기판(11)의 소정부분에 개구부(l4)가 형성되어 있고, 상기 개구부(14)를 제1금속층(15)이 메꾸고 있으며, 상기 기판(11) 및 제1금속층(15)상에 제2금속층(17)이 형성되어 있다. 상기 구조의 전표면에 산화규소 또는 질화규소로 된 게이트 절연막(31)과 반도체층(33)이 순차적으로 형성되어 있으며, 상기 반도체층(33)상에 소오스 및 드레인 전극(35), (37)이 형성되어 있다. 상기 제l 및 제2금속층 (15), (17)이 박막트랜지스터의 게이트 전극이 된다.
제6도는 제4(a)∼(b)도의 방법에 따른 박막트랜지스터의 단면도이다. 기판(11)의 소정부분에 개구부(14)가 형성되어 있고, 상기 개구부를 제1금속층(15)이 메꾸고 있으며, 상기 기판(11) 및 제1금속층(15)의 소정부분상에 양극산화막(27)이 형성되어 있다. 상기 양극 산화막(27)상에 산화규소 또는 질화규소로 절연막(39)이 형성되어 있으며, 상기 절연막(39)상에 반도체층(41)이 형성되어 있다. 상기 반도체층(41)상에 소오스 및 드레인 전극(43), (45)이 형성되어 있다. 상기 양극 산화막(27)은 절연막(39)과 함께 게이트 절연막(40)이 된다.
또한, 상기 제4(a)∼(b)도의 공정중 제2금속층(23)식각 공정을 누락시키고 식각되지 않은 제2금속층(23) 전체를 양극산화하여 게이트 절연막의 일부로 쓸 수도 있다. 따라서 게이트 전극이 기판(11)에 묻히므로 후속 적층막의 단차 피복성이 좋아 박막트랜지스터의 효율 및 신뢰성을 향상시킬 수 있다.
제7도는 이 발명에 따른 액정표시장치의 스위칭 패널 요부 평면도이다. 특히, 제3(a)∼(c)도의 방법으로 금속배선을 형성한 것이다.
절연성 기판(51)상에 제로방향의 돌출부를 가지고 게이트선(53)이 형성되어 있으며, 상기 돌출부는 박막트랜지스터의 게이트 전극(55)이 된다. 상기 게이트 전극(55)상에 소정부분 중첩되도록 반도체층(57)이 다결정 실리콘 또는 비정질 실리콘으로 형성되어 있으며, 가로방향으로 신호선(59)이 돌출부를 가지고 반도체층(57)과 중첩되도록 형성되어 있다. 상기 돌출부는 드레인 전극(61)이 된다. 상기 게이트선(53)과 신호선(59) 및 반도체층(57)을 제외한 기판(51)상에 약간의 간격을 두고 투명 도전물질로 화소전극(63)이 형성되어 있으며, 상기 화소 전극(63) 및 반도체층(57)과 소정부로 중첩되도록 소오스 전극(65)이 형성되어 있다.
상술한 바와 같이 기판상의 소정부분에 개구부를 형성한 후 상기 개구부를 제1금속층으로 매몰한다. 그다음 상기 구조의 전표면에 제2금속층을 형성한 후 상기 개구부를 제외한 부분의 제2금속층을 제거하여 기판속에 묻힌 금속배선을 형성한다.
또한 제1금속층으로 개구부를 매몰한 후 상기 구조의 전표면에 제 2금속층 형성한다. 그 다음 상기 제 2금속층의 소정부분을 통상의 사진 식각공정에 의해 제거한 후 상기 제거되고 남은 제2금속층을 양극산화하여 양극산화막을 형성하여 기판속에 묻힌 금속배선을 형성한다. 또한 상기 개구부를 매운 제1금속층상에 양극산화막이 형성되어 있으며, 상기 양극산화막사에 절연막, 반도체층이 형성되고, 상기 반도체상의 소정부분에 소오스 및 드레인 전극이 형성되어 있다.
따라서 이 발명은 액정표시 장치의 기판과 금속배선과의 단차를 감소 또는 제거할 수 있다는 이점이 있다. 또한, 이 발명은 금속배선의 두께를 단차에 영향을 주지않고 조절할 수 있어 금속배선의 저항을 줄일수 있는 이점이 있다. 또한 이 발명은 금속배선의 폭을 저항의 증가없이 어느정도 감소 시킬 수 있으므로 액정표시 장치의 개구율을 증가시킬 수 있는 또 다른 이점이 있다.
Claims (19)
- 액정표시장치와 제조방법에 있어서, 소정기판의 상부에 제1감광막 패턴을 형성한 후 상기 제1감광막 패턴을 통해 노출된 기판을 소정 두께 제거하여 개구부를 형성하는 공정과, 상기 구조의 전 표면에 제1금속층을 도포하여 개구부를 메꾸는 공정과, 상기 구조의 개구부를 제외한 부분의 제1금속층 및 제1감광막 폐턴을 제거한 후 상기 구조의 전 표면에 제2금속층을 형성하는 공정과, 상기 개구부상의 제 2금속층이 보호되도록 제 2 감광막 패턴을 형성한 후 노출된 제 2 금속층을 제거한 후 제 2 감광막 패턴을 제거하는 공정을 포함하는 액정표시 장치의 금속배선방법.
- 제1항에 있어서, 상기 기판으로 산화 규소물 또는 질화규소물 중 어느 하나를 사용하는 액정표시 장치의 금속배선 방법.
- 제1항에 있어서, 상기 기판으로 BPSG, PSG, USG 및 유리등 유리재질 절연물질중 어느 하나를 사용하는 액정표시 장치의 금속배선방법.
- 제1항에 있어서, 상기 제1금속층의 두께가 상기 개구부의 깊이와 같거나 약간 작은 액정표시 장치의 금속배선방법.
- 제1항에 있어서, 상기 제1금속층을 Al, Cr, Ta, W, Ti 및 Mo중 어느 하나로 형성하는 액정표시장치의 금속배선방법.
- 제1항에 있어서, 상기 제1감광막 패턴 및 그 상부의 제 1금속층의 제거를 통상의 리프트 오프 공정에 의해 행하는 액정표시 장치의 금속배선 방법.
- 제1항에 있어서, 상기 제2금속층을 Al, Cr, Ta, W, Ti 및 Mo중 어느하나로 형성하는 액정표시장치의 금속배선방법.
- 제1항에 있어서, 상기 제2금속층을 0.1μm이하의 두께로 형성하는 액정표시 장치의 금속배선방법.
- 액정표시장치의 박막트랜지스터에 있어서, 소정기판상에 형성된 개구부와, 상기 개구부를 메꾼 제1금속층과, 상기 기판상에 일부분이 제1금속층상에 형성된 제2금속층과, 상기 제2금속층상에 형성된 게이트 절연막과, 상기 게이트 절연막상의 소정부분에 형성된 반도체층과, 상기 반도체층과 소정부분 중첩되도록 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터.
- 제9항에 있어서, 상기 제1및 제2금속층이 게이트 전극이 되는 박막트랜지스터.
- 액정표시 장치의 제조방법에 있어서, 소정기판의 상부에 제1감광막 패턴을 형성한 후 상기 제1감광막 패턴을 통해 노출된 기판을 소정두께 제거하여 개구부를 형성하는 공정과, 상기 구조의 전표면에 제1금속을 도포하여 상기 개구부를 메꾸는 공정과, 상기 구조의 개구부를 제외한 부분의 제1금속층 및 감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 제2금속층을 형성하는 공정과, 상기 개구부를 메꾼 제1 및 제2금속층이 보호되도록 제2감광막 패턴을 형성한후 상기 제2감광막 패턴에 의해 노출된 제2금속층을 식각한후 상기 제2감광막 패턴을 제거하는 공정과, 상기 식각되고 남은 제2금속층 양극산화하여 양극산화막을 형성하는 공정을 포함하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 제1금속층을 양극산화가 가능한 금속으로 형성하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 제1금속층을 Al 및 Ta중 어느 하나로 형성하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 제2금속층을 양극산화가 가능한 금속으로 형성하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 제2금속층을 Al 및 Ta중 어느 하나로 형성하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 제2금속층을 0.1μm이하의 두께로 형성하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 양극산화 공정시 제1금속층의 상부도 약간 양극산화하는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 제2금속층의 사진식각공정의 누락되는 액정표시 장치의 금속배선방법.
- 제11항에 있어서, 상기 양극산화막이 게이트 절연막의 일부가 액정표시 장치의 금속배선반법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018874A KR940006706B1 (ko) | 1991-10-25 | 1991-10-25 | 액정표시 장치의 금속배선 방법과 그를 이용한 박막트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018874A KR940006706B1 (ko) | 1991-10-25 | 1991-10-25 | 액정표시 장치의 금속배선 방법과 그를 이용한 박막트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930009115A KR930009115A (ko) | 1993-05-22 |
| KR940006706B1 true KR940006706B1 (ko) | 1994-07-25 |
Family
ID=19321805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910018874A KR940006706B1 (ko) | 1991-10-25 | 1991-10-25 | 액정표시 장치의 금속배선 방법과 그를 이용한 박막트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006706B1 (ko) |
-
1991
- 1991-10-25 KR KR1019910018874A patent/KR940006706B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930009115A (ko) | 1993-05-22 |
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