KR940006367B1 - 자동 이득 제어 회로 - Google Patents
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Abstract
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Description
자동 이득 제어 회로
[도면의 간단한 설명]
제 1 도는 회로의 블럭선도.
제 2 도는 제 1 도의 일부의 회로를 더욱 상세히 도시한 회로도.
[발명의 상세한 설명]
본 발명은 자동 이득 제어 회로에 관한 것이며, 특히, FM 신호를 복조하는 자동 이득 제어 회로에 관한 것이다.
샘플링 기술, 예를들어 스위치된 캐패시터 필터 기술을 이용하여 SECAM 텔레비젼 시스템에서 FM 신호를 복조하는데에 있어서, 회로의 비선형성은 상기 시스템내의 비트 노트(beat notes)를 야기시키는 나이키스트 값보다 높은 주파수 성분을 발생시킨다. 예를들면, SECAM 시스템의 주파수 대역은 3.9MHz 내지 4.75MHz이며, 이 주파수 대역의 제 3고조파(통상 FM 시스템에 이용되는 제한기에 의해 발생되는 것과 같음)는 11.7MHz 내지 14.25MHz이다. 대략 17.73MHz(즉, TV 수상기에 적당한 주파수와 같은 PAL부반송 주파수의 4배)의 주파수로 샘플링하면은 대략 3.5MHz 내지 6.0MHz의 주파수 대역이 발생된다. 또한, 비선형성은 이와같이 발생된 주파수 대역과 서두에 언급된 SECAM 주파수 대역 사이에 비팅(beating)을 발생시킨다.
상기 시스템을 선형 상태로 유지시키기 위해선, 자동 이득 제어 회로가 FM 신호의 진폭 변화를 제거하여야만 한다. 그러나, 공지된 자동 이득 제어 회로는 이와같은 FM 신호가 동조 회로등을 통과시에 여기되는 진폭 변화에 매우 신속하게 대처할 수 없었다.
본 발명의 목적은 상술된 단점을 극복하거나 완화시키는 자동 이득 제어 회로를 제공하는 것이다.
본 발명에 따르면, 입력 노드와, 출력 노드와, 입력 노드에 접속된 신호 입력, 제어 입력 및 출력을 갖는 제어 가능한 이득 증폭 수단과, 상기 제어 가능한 이득 증폭 수단의 출력에 결합된 입력 및 상기 제어가능한 이득 증폭 수단의 제어 입력에 접속된 출력을 갖는 자동 이득 제어 수단을 구비하는 자동 이득 제어 회로에 있어서, 상기 자동 이득 제어 회로는 상기 제어가능한 이득 증폭 수단의 출력에 결합된 제 1 신호 입력과, 상기 자동 이득 제어 수단의 입력에 결합된 분할 신호 입력 및 상기 회로의 출력 노드에 접속된 출력을 갖는 분할 수단을 구비하여, 상기 분할 수단의 출력에서 발생된 신호가 상기 제어 가능한 이득 증폭 수단의 출력에서 발생된 신호 레벨과 거의 관계가 없도록 하는 것을 특징으로 한다.
상기 자동 이득 제어 회로는 제1 및 제 2 입력을 갖는 멀티플라이어 수단을 더 구비하며, 상기 입력 각각은 상기 제어가능한 이득 증폭 수단의 출력 및 상기 자동 이득 제어 수단의 입력에 접속된 출력에 접속된다. 상기 분할 수단은 상기 제어가능한 이득 증폭 수단의 출력에 접속된 제 2 신호 입력 및 상기 멀티플라이어의 제1 및 제 2 신호 입력에서 신호를 증배시키는 수단을 포함한다.
위상 시프팅 필터 수단은 상기 자동 이득 제어 회로가 주파수를 식별하도록 상기 분할 수단의 제 1 신호 입력에 대한 신호 경로에 제공되고 저역 필터 수단은 상기 분할 수단의 분할 신호에 대한 신호 경로에 제공되므로써, 상기 두개의 필터 수단에 의해 발생된 지연이 매칭되어 분할 수단의 출력에서 야기되는 상이한 지연효과를 최소화한다.
본 발명에 따른 한 주파수 식별가능한 자동 이득 제어 회로가 첨부한 도면을 참조로 하여 설명될 것이다.
제 1 도를 참조하면, SECAM TV 수상기의 FM 디코더에 사용되는 주파수 식별 가능한 자동 이득 제어 회로는 가변 이득 증폭기(6)의 신호 입력(4)에 결합된 입력 노드(2)를 포함한다. 상기 증폭기(6)의 출력(8)은 멀티플라이어(14)의 두 입력(10, 12)의 각각에 접속된다. 상기 멀티플라이어(14)의 출력(16)은 공지된 자동 이득 제어 (AGC) 이득 발생기(20)의 입력(18)에 접속된다. 이 AGC 이득 발생기(20)의 출력(22)은 증폭기(6)의 제어 입력(24)에 접속되어, 상기 증폭기(6)의 이득을 제어한다.
상기 증폭기(6)의 출력(8)은 정진폭 및 위상 시프팅 필터(26)를 통해 멀티플라이어/분할기(30)의 제 1 증배 입력(28)에 또한 접속된다. 상기 증폭기(6)의 출력(8)은 또한 멀티플라이어/분할기(30)의 제 2 증배 입력(32)에 직접 접속된다. 상기 멀티플라이어(14)의 출력(16)은 저역 필터(34)를 통해 멀티플라이어/분할기(30)의 분할 입력(36)에 또한 접속된다. 상기 멀티플라이어/분할기(30)의 출력(38)은 상기 자동 이득 제어회로의 출력 노드(40)에 접속된다.
제 1 도의 회로 사용에 있어서, 입력 노드(2)에 인가되는 SECAM FM 신호 V1은 증폭기(6)에 의해 증폭되어 상기 증폭기의 출력(8)에서 신호 V2를 발생시킨다. 그리고나서, 이 신호는 멀티를라이어(14)에 의해 정류되어, 출력(16)에서 신호를 발생시키는데, 여기서 K는 멀티플라이어(14)의 증배 계수이다. 멀티플라이어 출력(16)에서 정류된 신호는 AGC 이득 발생기(20)에 인가되는데, 상기 발생기는 상기 신호에 따라서 증폭기(6)의 이득을 제어하고, 또한 필터(34)를 통해 멀티플라이어/분할기(30)의 분할 입력(36)에 인가된다.
증폭기(6)의 출력(8)에서 발생된 신호 V2는 신호 V2의 주파수에 따라서 필터(26)에 의해 의상-시프트되므로써, 멀티플라이어/분할기(30)의 증배 입력(28)에 인가되는 위상-시프트된 신호(V2) ø를 발생시킨다. 증폭기(6)의 출력(8)에서 발생된 신호 V2는 또한 멀티플라이어/분할기(30)의 증배 입력(32)에 직접 인가된다. 멀티플라이어/분할기(30)는 자체 출력(38)에서 신호 V3를 발생시키는데, 상기 신호 V3는 상기 멀티플라이어/분할기의 입력(34)에서 신호 KV2에 의해 분할된 입력(28 및 32)에서의 신호(V2) ø 및 V2의 곱이 된다.
필터(26)에 의해 제공된 주파수 종속 위상 시프트는 공지된 바와 같이 신호(V2)ø와 신호 V2의 곱 및 신호 V3로 주파수를 식별한다.
물론, 신호 V3의 진폭은 신호 V2의 진폭과는 무관하고, 또한, AGC 루프(6), (14), (20)에 의해 보상되지 않는 어떠한 진폭의 변화와도 무관하다는 것을 쉽게 알 수 있다. 또한, 신호가 멀티플라이어(14)로부터 멀티플라이어/분할기(30)로 순방향 공급되기 때문에, 멀티플라이어/분할기(30)에 의해 제공된 보상은 가변 이득 증폭기(6) 및 AGC 이득 발생기(20)의 응답 시간에 의해 제한받지 않는다는 것도 쉽게 알 수 있다. 사실상, AGC 루프(6), (14), (20)는 통상적으로 광범위(예를들어, 60dB까지)의 비교적 느린 진폭 변화를 보상하는 반면에, 멀티플라이어/분할기(30)는 통상적으로 협범위(예를들어, 60dB까지)의 비교적 빠른 진폭 변화를 보상한다.
필터(26 및 34)에 의해 발생된 지연이 거의 같도록 하여 신호 V3의 상이한 지연 효과를 최소화 한다.
제 2 도에서, 멀티플라이어/분할기(30)는 한쌍의 pnp 트랜지스터(302, 304)를 포함하는데, 상기 pnp 트랜지스터 각각은 바이어스 전압원 VB1에 접속된 베이스 및 저항(306, 308)을 통해 정공급원에 접속된 에미터를 구비한다. 제 1 한쌍의 npn 트랜지스터(310, 312)는 통상적으로 제 1 전류원 S1에 접속된 에미터 및 트랜지스터(302 및 304)의 콜렉터에 각각 접속된 상기 npn 트랜지스터(310, 312)의 콜렉터를 구비한다. 제 2 한쌍의 npn 트랜지스터(3147, 316)는 통상적으로 제 2 전류원 S2에 공통 접속된 에미터 트랜지스터(304 및 302)의 콜렉터에 각각 접속된 상기 npn 트랜지스터(314, 316)의 콜렉터를 구비한다. 트랜지스터(310 및 316)의 베이스는 다이오드(318)를 통해 바이어스 전압원 VB2에 접속되고, 트랜지스터(312 및 314)의 베이스는 다이오드(320)를 통해 전압원 VB2에 접속된다. 제 3 한쌍의 npn 트랜지스터(322, 324)는 트랜지스터(310, 316)의 베이스 및 트랜지스터(312, 314)의 베이스 각각 접속된 상기 npn 트랜지스터(322, 324)의 콜렉터를 구비한다. 트랜지스터(320, 322)의 에미터는 저항(326)을 통해 상호 접속된다. 제 4 한쌍의 npn트랜지스터(328, 330)는 트랜지스터(322, 324)의 에미터에 각각 접속된 콜렉터 및 각 저항(332, 334)를 통해 접지에 접속된 에미터를 구비한다.
트랜지스터(310, 312)의 에미터 및 트랜지스터(314, 316)의 에미터는 멀티플라이어/분할기(30)의 중배 입력(28)으로서 차동적으로 접속된다. 트랜지스터(322, 324)의 베이스는 멀티플라이어/분할기(30)의 중배 입력(32)으로서 차동적으로 접속된다. 트랜지스터(328, 330)의 베이스는 멀티플라이어/분할기(30)의 중배 입력(36)으로서 차동적으로 접속된다. 멀티플라이어/분할기(30)의 출력(38)은 트랜지스터(312, 314) 및 (310, 316)의 콜렉터 사이에 차동적으로 접속된다.
제 2 도의 회로는 공지된 방법으로 멀티플라이어로서 작용하는데, 출력(38)에서의 차동 전압은 입력(28 및 32)에서의 차동 신호의 곱에 비례한다는 것을 알 수 있다. 부가적으로, 상기 회로는 분할기로서 작용하는데, 출력(38)에서의 전압은 입력(36)에서 트랜지스터(328, 330)의 베이스에 인가되는 전압에 비례하여 감소된다는 것을 알 수 있다.
제 2 도의 회로와 유사한 회로가 멀티플라이어(14)에 사용되는데, 트랜지스터(328, 330)의 베이스에 인가되는 전압은 소정의 중배 계수 K를 발생시키도록 선택된다는 것을 알 수 있다.
상술된 회로는 집적 회로형태로 간단히 제조될 수 있다.
Claims (5)
- 입력 노드(2)와, 출력 노드(40)와, 상기 입력 노드(2)에 접속된 신호 입력(4), 제어 입력(24) 및 출력(8)을 갖는 제어 가능한 이득 증폭 수단(6)과, 상기 제어 가능한 이득 증폭 수단(6)의 출력(8)에 각각 접속된 제1(10) 및 제2(12) 입력 및 출력(16)을 갖는 멀티플라이어 수단(14)과, 상기 멀티플라이어 수단(14)의 출력(16)에 접속된 입력(18) 및 상기 제어 가능한 이득 증폭 수단(6)이 제어 입력(24)에 접속된 출력(22)을 갖는 자동 이득 제어 수단(20)과, 상기 제어가능한 이득 증폭 수단(6)의 출력(8)에 접속된 제 1 신호 입력(28)과, 상기 자동 이득 제어 수단(20)의 입력(18)에 접속된 분할 신호 입력(36) 및 자동 이득 제어 회로의 출력 노드(40)에 접속된 출력(38)을 갖는 분할 수단(30)을 구비하는 자동 이득 제어 회로에 있어서, 상기 분할 수단(30)은 상기 제어 가능한 이득 증폭 수단(6)의 출력(8)에 접속된 제 2 신호 입력(32)을 갖고 상기 제1 및 제 2 신호 입력에서 신호를 중배하는 수단을 포함하여, 상기 분할 수단(30)의 출력(38)에서 발생된 신호가 상기 제어가능한 이득 증폭 수단(6)의 출력(8)에서 발생된 신호 레벨과 관계가 없도록 하는 것을 특징으로 하는 자동 이득 제어 회로.
- 제 1 항에 있어서, 상기 분할 수단(30)의 제 1 신호 입력(28)에 대한 신호 경로에는 자동 이득 제어 회로가 주파수를 식별하도록 위상 시프팅 필터 수단(26)이 제공되고 상기 분할 수단(30)의 분할 신호 입력(36)에 대한 신호 경로에는 저역 필터 수단(34)이 제공되는데, 상기 두개의 필터 수단에 의해 발생된 지연은 매칭되어 상기 분할 수단(30)의 출력(38)에서의 상이한 지연 효과를 최소화하는 것을 특징으로 하는 자동 이득 제어 회로.
- 1항 또는 2항중 어느 한 항에 있어서, 상기 분할 수단은 ; 베이스, 콜렉터 및 에미터 전극을 각각 갖는 제1 및 2 트랜지스터(322, 324)와, 베이스, 콜렉터 및 에미터 전극을 각각 갖는 제3 및 4트랜지스터(328, 330)와, 상기 제1 및 제 2 트랜지스터(322, 324)의 에미터 전극 사이에 결합된 제 1 저항(326)을 구비하며, 상기 제1 및 2트랜지스터(322, 324)의 에미터 전극은 상기 제3 및 4트랜지스터(328, 330)의 콜렉터 전극에 각각 결합되며, 상기 제3 및 4트랜지스터(328, 330)의 에미터 전극은 접지에 결합되고 상기 제1 및 제 2트랜지스터(322, 324)의 콜렉터 전극은 기준 전위원에 결합되어, 상기 제1 및 2트랜지스터(322, 324)의 베이스 전극이 상기 분할 수단(30)의 제 2 신호(32)을 형성하며, 상기 제3 및 4트랜지스터(328, 330)의 베이스 전극이 상기 분할 수단(30)의 분할 신호 입력(36)을 형성하고, 상기 분할 수단(30)의 출력(38)이 상기 제1 및 2트랜지스터(322, 324)의 콜렉터 전극에 결합되도록 하는 것을 특징으로 하는 자동 이득 제어 회로.
- 1항, 2항 또는 3항중 어느 한 항에 따른 자동 이득 제어 회로를 포함하는 것을 특징으로 하는 집적 회로.
- 제 1 항 또는 2항중 어느 한 항에 따른 자동 이득 제어 회로를 포함하는 것을 특징으로 SECAM 텔레비젼 수상기 회로.
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |