KR940003199B1 - 다수의 기호값을 갖는 입력 신호를 인코딩하는 방법 - Google Patents

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Abstract

내용 없음.

Description

다수의 기호값을 갖는 입력 신호를 인코딩하는 방법
제1도는 본 발명이 사용되는 시스템 장치의 상세한 도시도.
제2도는 제1도의 시스템에 사용되는 인코더 유니트의 상세한 도시도.
제3도 제1도의 시스템에 이용되는 디코더 유니트의 상세한 도시도.
제4도는 본 발명에 따라서 출력 유니트에서 "무한"레지스터를 포함하는 도시도.
제5도는 제2도의 산술 인코더 유니트와 인토더의 출력 유니트에서 본 발명의 사상을 나타내는 도시도.
제6도 및 제7도는 제5도에 도시된 본 발명의 실시예 동작에서 일련의 단계를 나타내는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명
103 : 인코더 104 : 인터페이스 유니트
105 : 전송 및 기억 매체 201 : 산술 인코더
203 : 출력 유니트 302 : 산술 디코더 유니트
[기술분야]
본 발명은 신호 인코딩에 있어서의 캐리 제어에 관한 것으로 특히, 산술 앤트로피 인코딩(in arithmetic entropy encoding)에서의 캐리 제어(the control of carries)에 관한 것이다.
[발명의 배경]
고차 및 저차(high and low order)의 2전수 스트링을 결합할때 캐리-오버 제어를 제공하는 이러한 기술은 종래 기술에 공지되있다. 예를들면, 산술 인코딩 및 디코딩에 사용하기 위한 종래의 캐리-오버 제어 기술은 1984년 7월 31일자로 특허된 미합중국 특허 제4,463,342호와, 1988년 11월 연구 및 개발에 대한 IBM잡지 32권 6호 775-795 페이지 명칭"2층 이미지의 적응 데이타 압축용 다목적 VLSI칩"에 기술되었다. 또 다른 캐리-오버 제어 기술은 1987년 6월 ACM통신의 30권 6호 페이지 520-540에 기술된 명칭"데이타 압축용 산술 코딩"에 기술되었다.
상기 언급된 특허 제4,463,342호와 IBM잡지에 서술된 기술의 단점은, 전송기/인코더에서 압축 수행 패널티를 초래하고 대응하는 수신기/디코더의 복잡성을 증가시킨다. 이러한 단점은 전송기/인코더 비트 스트림에서, 이른바, 제어-문자 즉, 비트를 삽입하는 것이 필요하고, 대응하는 수신기/디코더에서 제어 문자를 제거하는 것이 필요하기 때문에 발생된다.
"데이타 압축용 산술 코딩"논문에 서술된 기술은, 인코더/디코더의 산술을 더욱 복잡하게 하는 단점이 있다. 이러한 단점은 인코더/디코더에 있어서의 비트마다 정보 처리가 요구되기 때문에 복잡성을 증가시킨다.
[발명의 요약]
본 발명에 따라, 산술 엔트로피 인코딩에 사용하기 위한 종래의 캐리-오버 제어의 단점 및 문제점은, 비현실적인 다수의 스테이지를 갖는 레지스터, 즉 이른바"무한"레지스터를 에뮤레이트(emulate)하기 위해 산술 인코더 유니트의 출력 으로써 제공된 연속지정 논리 신호의 제트 카운트를 유지함으로써 방지된다. 이러한 카운트는 에뮤레이트하는 대상, 이른바"무한"레지스터의 스테이지를 통해 캐리가 전달되는가 어떤가에 따라서 제1 및 제2종류의 연속지정 논리 신호중의 하나와 유사한 세트수를 출력하는데 사용된다.
본 발명의 실시예에 있어서, 각각의 신호 세트는 다수의 비트로 이루어진 바이트이고, 제1종류의 연속지정 논리 신호는 논리수 1이고, 제2종류의 연속지정 논리 신호는 논리수 0이다.
[상세한 설명]
제1도는 본 발명이 양호하게 사용될 수 있는 시스템배치를 간략하게 도시한 블럭 다이어그램이다. 101는 기호원(symbol source), 102 인코더(103)및 인터페이스 유니트(104)를 포함하는 전송기, 105는 전송 및 기억 매체, 106는 디코더(107) 및 인터페이스(108)를 포함하는 수신기, 109는 디코드된 기호 유니트이다.
인코드될 데이타 기호 Sk는 기호원(101)으로부터 전송기(102)내에 있는 인코더(103)에 제공된다. 데이타 기호 Sk는 임의의 데아타원으로부터도 얻어질 수 있으며, 예를 들면 영상을 표시하는 데이타 기호일 수도 있다. 데이타 기호 Sk가 나타내는 다른 값의 수 A, 즉, 기호 알파벳 크기는 일반적으로 무제한이나 여러형태의 적용에서 알파벳은 2진, 이며 A=2이다. 상기 실시예에서, 인코더(103)는 산술 엔트로피 인코더이며, 전송을 위해 데이타 기호를 압축한 형태로 인코드하는데 이용된다. 압축된 데이타 기호는 인코드된 데이타로써 인터페이스 유니트(104)를 통해 전송 및 기억 매체(105)에 전송된다. 인터페이스 유니트(104)의 실제의 장치를 무엇으로 하는가는, 인터페이스된 매체, 즉, 각각의 전송 매체 및 각각의 기억 매체에 의해서 결정된다. 이러한 인터페이스 유니트는 종래 기술에 공지되있다. 인코드된 데이타는 전송 및 기억 매체(105)로부터, 인터페이스 유니트(108) 및 디코더(107)를 포함하는 수신기(106)에 제공된다. 인터페이스 유니트(108)의 실제의 각각의 장치는 인코드된 데이타를 제공하는 전송 매체 및 기억 매체에 적합해야 한다. 그러나, 인코드된 데이타가 전송 매체를 통해 원격 디코더 및 몇몇 기억 매체로 전송되는 것은 공지되었다. 상기 실시예에서, 디코더(107)는 인코더(103)에 적합한 형태의 엔트로피 산술 디코더이며, 기호원(101)으로부터 제공된 본래 기호 Sk의 디코드된 신호를 얻기 위해 인코드된 데이타를 디코드한다. 디코드된 기호 기호 Sk은 필요할때 사용하기 위해 디코드된 기호 유니트(109)에 제공된다. 예를들면 여러 사용 용도중 하나는 영상을 정의하는 것이다.
제2도는 인코더(103)의 좀더 상세한 블럭 다이어그램이다. 그러므로, 산술 인코더 유니트(202)및 출력 유니트(203)를 포함하는 산술 인코더(201)와, 문맥 추출기(204), 확률 평가기(205)를 도시한다. 인코드될 기호에 대해 확률 평가
Figure kpo00001
와 함께 인코드될 기호 Sk는, 산술 인코더 유니트(202)를 포함하는 산술 인코더(201)에 제공된다. 출력 유니트(203)와 함께 산술 인코더 유니트(20)는, 본 발명에 따라, 제공된 기호를 인코드하여 필요한 인코드된 데이타를 발생한다. 확률 평가기(205)는 필요한 확률 평가를 발생하기 위해 문맥 추출기(204)로부터 얻어진 문맥 및 제공기 기호 Sk에 응답한다. 문맥 추출기(204)는 공지된 방법으로 문맥을 발생한다. 그러나 필요할때 문맥이 고정 및 제공되는 것은 공지돼있다. 발생된 확률 평가 값은 입력기호 Sk및 그것에 연관된 문맥에 대해서,
Figure kpo00002
이다. 산술 인코더 유니트, 문맥 추출기 및 확률 평가기는 종래 기술에서 공지되었으며, 이러한 공지된 유니트는 산술 인코더 유니트(202), 문맥 추출기(204)및 확률 평가기(205)에 사용될 수도 있다. 예를들면, 공지된 산술 인코더 유니트는 제 4,463,342호 및 IBM기술 문헌을 참조한다. 임의의 다른 문맥 추출기 또는 확률 평가기가 인코더(103)에 사용될 수 있다. 출력 유니트(203)는 산술 인코더 유니트(202)로부터 출력된 한정된 신호에 응답하며, 본 발명에 따라 이른바"무한"레지스터를 대체한다. 산술 인코더 유니트(202) 및 출력 유니트(203)의 상세한 설명 및 그들의 동작은 후술하기로 한다.
제3도는 디코더(107)의 상세한 블럭 다이어그램을 도시한다. 산술 디코더 유니트(302)를 포함하는 디코더(301)와, 문맥 추출기(303)및 확률 평가기(304)를 도시한다. 이러한 산술 디코더 유니트는 종래 기술에서 공지돼있다. 그러나, 산술 디코더 유니트(302)는 산술 인코더 유니트(202)에 적합해야 한다. 유사하게, 문맥 추출기(303)및 확률 평가기(304)는 각각 문맥 추출기(204)및 확률 평가기(205)와 동일하다. 디코더(107)및 산술 디코더 유니트(301)에는 본래 기호 Sk의 디코드된 신호를 발생하기 위해 확률 평가기(304)로부터의 확률 평가와 인코드된 데이타가 제공된다. 확률 평가는 문맥 추출기(303)를 통해 얻어진 주어진 문맥으로부터 발생된다. 본 발명의 양호한 장점은 디코더(107)및 산술 디코더(301)가 캐리-오버 제어에 사용되는 제어 문자 또는 그와 같은 종류를 처리하기 위한 임의의 특정 처리 장치를 필요로 하지 않은 것이다. 그결과, 산술 디코더 유니트(301) 및 디코더(107)의 복잡성은 종래의 장치와 비교되어 감소된다.
제4도는 "무한"레지스터(403)로 구성되는 출력 유니티(203)를 포함하는 엔트로피 인코더의 블럭 다이어그램이다. 상기 도면에는 인코더(103)의 출력 유니트(203)와 산술 인코더 유니트(202)가 도시된다. 산술 인코더 유니트(202)는 공지된 형태로 기호를 산술적으로 인코딩하기 위해 기호 Sk및 대응 확률 평가
Figure kpo00003
에 응답한다. 또한 기호 Sk및 대응 확률 평가
Figure kpo00004
는 퍼스트-인 퍼스트-아웃(FIFO)형태로 제공되는 것에 유의해야 한다. 설명을 간단 명료하기 위해, 제4도에는 산술 인코더 유니트(202)의 산술 코딩 레지스터(401)및 그것의 캐리 스테이지(402)만 도시한다. 이러한 산술 인코더 유니트는 미국 특허 제 4,463,342호와 IBM기술문헌을 참조한다. 상기 목적을 위해, 산술 인코더 유니트(202)는 캐리 스테이지(402)의 캐리 상태를 표시하는 캐리(carry), 즉, 제1캐리 표시자와, 산술 코딩 레지스터(401)로부터 출력되어 판독될 비트를 표시하는 "새로운-비트"가 산술 인코더 유니트(202)의 산술 코딩 레지스터(401)로부터 판독될 준비가 된 것을 표시하는 "새로운 비트-(NEW-BIT)"표시자와, "새로운-비트-판독(READ-NEW-BIT)"의 표시자를 발생한다. "캐리""새로운-비트"및"새로운-비트-판독"의 표시자는 출력유니트(203)의 "무한"레지스터(403)에 제공된다. 제4도의 출력 유니트(203)에서 개념화하여 도시된"무한"레지스터(403)는 스테이지수가 많아서 효율적으로 이행될 수 있는 것은 아니다. 출력 유니트(203)의 "무한"레지스터(403)동작은 스테이지(1)에서 캐리를 논리 신호에 부가하고, 이것을 시프트하고, 그때, 스테이지(1)에 "새로운-비트"를 배치한다.
본발명은 "무한"레지스터(403)에 존재하는 데이타 출력(C1,C2,C3…Cm), 산술 인코더 유니트(202)에 입력되는 데이타기호{S1,S2,S3…Sk}및, 대응하는 확률 평가 {
Figure kpo00005
}가 "부호화 특성(decodability property)"을 만족시키는 것을 기초로 한다. 이러한 특성은 아래의 개념에서 간단히 기술되고 좀더 상세한 설명은 미합중국 특허 제 4,463,342호를 참조한다.
(S,
Figure kpo00006
)는 한 세트의 입력 기호(S)및 대응하는 확률 평가(
Figure kpo00007
), 즉, {S1,S2,S3…Sk}, {
Figure kpo00008
}를 표시하며, C(S,
Figure kpo00009
)는 2진 형태로 번역되는 "무한"레지스터에 존재하는 대응 2진 데이타 출력{C1,C2,C3…Cm}을 표시한다. 즉, C(S,
Figure kpo00010
)=C(S1,S2,S3…Sk,
Figure kpo00011
)=C1,C2,C3…Cm(1)
L(C(S,
Figure kpo00012
))는 다음과 같은 {C1,C2,C3…Cm}의 길이를 표시한다.
L(C(S,P))=길이[C1,C2,C3…Cm]=m (2)
부가적으로, (S',
Figure kpo00013
)는 (S,
Figure kpo00014
)의 임의의 연속 스트링을 표시하며, SS'는 스트링 S및 S'이 연결된 것을 표시하며, P,
Figure kpo00015
는 대응 스트링
Figure kpo00016
, P이 연결된 것을 표시한다. 그때, C(SS',
Figure kpo00017
)=C(S,
Figure kpo00018
)+
Figure kpo00019
C(S',
Figure kpo00020
)＜C(S,
Figure kpo00021
)+2-m(3)
상기식은 유효하며, 산술 인코더의 "복호화 특성"으로 정의된다.
복호화 특성 (항등식(3))의 중요한 점은, 산술 인코더 유니트(202)에 의해 발생되는 임의의 비트는 많아야 1번만 "캐리"가 일어난다는 것이다. 이것은 일단 논리수 0이 산술인코더 유니트(202)에서 발생된다면, 앞에서 발생된 비트는 캐리가 일어나지 않은 것을 의미한다. 즉, 이전에 발생된 비트의 상태는 논리수 0의 발생후에 발생하는 캐리에 의해 변경될 수 없다. 그러므로, 상기 발생된 비트는 전송 및 기억 매체(105)(제1도)에 제공된다. 그러나, 출력 유니트(203)의 "무한"레지스터(403)는 논리수 1이 어떻게 연속하여도 이것을 기억 저장할 수 있는 충분한 길이, 즉, 충분한 스테이지수를 갖지 않으면 안된다. 이 경우, 스테이지 수는 실현할 수 없을 정도로 크다.
그러므로, 제4도의 실행에 있어 나타나는 문제점은, "무한"레지스터(403)의 사용은 비실형적인 스테이지의 수를 요구하고, 비현실적인 것이다.
제5도는 실행할 수 없는 큰 레지스터의 필요성이 방지되는 본 발명의 실시예를 포함하는 산술 인코더 유니트(202)와 출력 유니트(203)의 상세한 블럭 다이어그램이다. 상기 도시된 바와 같이, 산술 인코더 유니트(202)는 산술 코딩 레지스터(401)및 캐리 스테이지(402)를 포함하며, 출력 유니트(203)에 제공되는 "캐리", "새로운-비트"및 "새로운-비트-판독"표시자를 발생한다. 출력 유니트(203)는, 논리 신호 세트를 기억하기 위해 N개의 스테이지를 포함하는 제1버퍼 메모리(501)(버퍼1)를 구비하며, 여기서, N≥1이고, 본 실시예에 있어서는 N=8, 즉 1바이트이다. 캐리-오버가 버퍼(501)에서 기억된 비트에 대해 발생되는지 어떤지를 표시하는 제2캐리를 기억하는 캐리-오버 스테이지(502)(캐리1)도 출력 유니트(203)에 포함된다. 상기 실시예에 있어서, 논리수 1는 "캐리있음"을 표시하며, 논리수 0는 "캐리없음"을 표시한다. N스테이지를 포함하는 제2버퍼 메모리(503)(버퍼2)는, 인코드된 데이타, 즉, {C1,C2,C3…Cm}를 출력하는데 사용된다. 카운터(504)(카운터1)는 버퍼(501)에서 비트수를 카운트하는데 사용된다. 카운터(505)(카운터 2)는, 본 발명의 사상에 따라, 버퍼(501)에 제공되 있는, 예를들면 논리수 1과 같은 제1종류의 연속 지정 논리 신호의 세트 카운트수를 유지하기 위해 사용된다. 상기 예에서, 카운터2 (505)는 버퍼(503)뒤로 출력될 연속 지정논리 신호의 세트수를 표시한다. 다음에, 카운터2(505)에서의 카운트수를 이용해서 본 발명에 따라, 스테이지(502)에 있어서의 "캐리 1"표시자가 "캐리없음"(논리수 0)또는 "캐리 있음"(논리수 1)의 어느것을 표시하는가에 의해, 예를들면 논리수 1와 같은 제1종류의 지정 논리 신호 또는 논리수 0과 같은 제2종류의 지정논리 신호 중 하나를 포함하는 신호 세트와 유사한 수를 버퍼 메모리(503)뒤로 출력 한다. 이와 같은 방법으로, 본 발명에 의해, 출력 유니트(203)는 소위 "무한"레지스터를 에뮤레이트 한다.
설명을 간략하게 하기 위해, 버퍼 메모리(501)(버퍼 1)(제5도)를 산술 인코더 유니트 (202)로부터 분리한 유니트로서 기술한다. 그러나, 버퍼 1 및 캐리 1이 산술 인코더 유니트(202)의 산술 코딩 레지스터(401)에 병합될 수 있는 것을 종래 기술에 익숙한 사람들에게는 쉽게 이해될 수 있다. 따라서, 산술 인코더 유니트(202)에 도시된 캐리 스테이지(402)(제5도)도 산술 코딩 레지스터(401)에 병합될 수 있다(상기 인용된 IBM 기술 문헌 참조).
본 발명에 따라서, 제5도의 출력 유니트(203) 동작은 제6도 및 제7도와 연관하여 형성된 플로우 챠트에 도시된 단계를 참조하여 상세히 설명하기로 한다. 이러한 단계는 본 발명의 소프트웨어 및 하드웨어에 의해 수행되는 동작을 표시한다. 그러므로, 동작의 흐름은 단계(601)에서 시작한다.
그다음, 동작 블럭(602)은 카운터1(504), 카운터2(505), 버퍼1(501)및 버퍼2(503)의 스테이지의 초기값을 논리수 0으로 설정한다. 조건부분기점(conditional branch point)(603)는 산술 인코더 유니트 (202)로부터의 "새로운-비트-판독"이 논리수 1인지 아닌지를 결정하는 테스트를 한다. 테스트 결과가 아니요라면, 단계(603)가 반복된다. 단계(603)에서의 테스트 결과가 예라면, 동작 블럭(604)은 산술 인코더 유니트(202)의 캐리 스테이지(402)로부터 출력된 캐리를 버퍼 1의 제1스테이지의 비트에 부가한다. 즉, "버퍼=버퍼 1+캐리"로 된다. 그때, 동작 블럭(605)은 "새로운-비트"로 하여금 산술 인코더 유니트(202)의 출력 레지스터로부터 판독되도록 하고, 동작 블럭(606)은 비트를 버퍼 1에 시프트한다. 즉, "버퍼 1=시프트(버퍼1)+새로운-비트"로 된다. 동작 블럭(607)은 카운터 1이 증가되도록 한다. 즉, "카운터 1=카운터1+1". 조건부분기점포(608)은 카운터 1에서의 비트가 N과 동일한지 어떤지 (여기서 N≥1이며 상기 실시예에서 N=8)를 결정하는 테스트를 한다. 테스트 결과가 아니요라면, 제어는 단계(603)로 리턴되며, 단계(608)가 예라고할때까지 단계(603 내지 608)가 반복된다. 이러한 예 결과는 버퍼 1이 충만된 것을 표시한다. 그때, 동작 블럭(609)은 카운터 1을 0으로 라세트 하여 동작블럭(610)은 버퍼 2를 "버퍼2=버퍼2+캐리1"로 세트한다. 즉, 캐리 1로부터의 캐리가 버퍼 2에 부가된다. 조건부분기점(611)은, 버퍼 1이 일(one)인지 아닌지 즉, n개의 스테이지에서 모든 논리수 1를 포함하는지 아닌지를 결정하는 테스트를 한다. 테스트 결과가 예라면, 모든 논리수 1는 버퍼 1의 스테이지에 있으며, 동작 블럭(612)은 카운터 2가 증가되도록 한다.
즉, "카운터2=카운터 2+1"로 된다. 그때, 동작 블럭 (613)은 "버퍼 1=제로"(N개의 스테이지에 모든 논리수 0이 있음)로 세트하며"캐리 1=0"로 세트한다. 그후, 제어는 단계(603)로 리턴된다. 단계(611)에서 테스트 결과가 아니요라면, 버퍼 1의 내용은"모든 논리수 1"이외의 상태이며, 동작 블럭(614)은 버퍼 2의 비트 내용이 출력으로 제공되도록 한다. 그때, 조건부분기점(615)은 "카운터 2=0"인지 어떤지를 테스트한다. 테스트 결과가 예라면, 동작 블럭(616)은 버퍼 2의 내용을 버퍼 1의 내용으로 세트시킨다. 즉, "버퍼 2=버퍼 1"이다. 그다음, 단계(613)는 반복되고 제어는 단계(603)로 리턴된다. 단계(615)에서 테스트 결과가 아니요라면, 버퍼 2의 출력으로 제공될 제1 또는 제2종류의 지정 논리 신호가 최소한 한 그룹(본 실시예에서는 1바이트)은 되어야 한다. 조건부 분기점(617)은 캐리 1이 논리수 0인지 어떤지를 테스트한다. 테스트 결과가 예라면, "캐리 없음"이다. 즉, "캐리 1"에는 논리수 0이 있으며, 논리수 1의 세트를 출력으로써 제공할 필요가 있다. 그때, 조건부 분기점(618)은 카운터 2가 제로인지 어떤지, 즉, 논리 신호의 세트를 출력으로써 제공할 것인지 아닌지를 테스트한다. 테스트 결과가 아니요라면, 동작 블럭(619)은 논리수 1의 세트를 버퍼 2를 통해 출력으로써 제공되도록 한다. 동작 블럭(620)은 카운터 2를 감소시킨다. 즉, "카운터 2=카운터 2-1"로 되며, 제어는 단계(618)로 리턴된다. 카운터 2가 제로로 되며, 제1종류의 지정 논리신호의 세트가 없으며, 논리수 1를 버퍼 2를 통해 출력으로써 제공할 필요가 있을때까지 반복된다. 단계(618)에서의 테스트 결과가 예라면, 단계 (616,613)는 반복되고 제어는 단계(603)로 리턴된다. 단계(617)에서의 테스트 결과가 아니요라면, "캐리1"에서의 캐리, 즉 논리수 1이 있기 때문에, 논리수 1를 전부 논리수 0으로 한다.
조건부 분기점(621)은 카운터 2가 제로인지 아닌지를 테스트 한다. 테스트 결과가 아니요라면, 동작 블럭(622)은, 논리수 0의 세트 즉, 제로로 하여금 버퍼 2를 통해 출력으로써 제공되도록 한다. 동작 블럭(623)은 카운터 2를 감소시킨다. 즉, "카운터 2=카운터 2-1"이며, 제어는 단계(621)로 리턴된다. 카운터 2가 0이 되며, 제2종류의 지정 논리 신호의 세트가 없으며, 논리수 0를 버퍼 2를 통해 출력으로써 제공할 필요가 있을때까지 단계(621 내지 623)가 반복된다. 단계(621)에서 테스트 결과가 예일때, 단계(616 내지 613)는 반복되고 제어는 단계(603)로 리턴된다.
캐리1이 논리수 1이라면, 제1종류의 연속 지정 논리 신호 세트의 전체로 전달되며, 제2종류의 연속 지정 논리 신호의 세트가 출력으로써 제공되는 것에 유의해야 한다. 캐리 1이 논리수 0이라면, 제1종류의 지정 논리 신호 세트는 출력 으로써 제공된다. 즉, 본 실시예에서, 캐리 1이 논리수 1일때, 논리수 0의 세트는 출력으로써 제공되며, 캐리 1이 논리수 0일때, 논리수 0의 세트가 출력으로써 제공된다. 다시 말하면, 출력으로 제공될 세트에서 연속 지정 논리 신호는 캐리 1의 표시를 보완한다. 그러므로 본 발명에 있어서, 이른바 "무한"레지스터는 에뮤레이트 된다.

Claims (7)

  1. 기호원(101)으로부터 인코드될 입력 신호를 제공하는 단계와, 상기 입력 신호의 확률 평가를 (205로부터)제공하는 단계와, 인코드된 신호를 발생하기 위해, 제공된 입력 신호를 상기 확률 평가에 응답하여 산술적으로 인코딩하는 단계에서, 상기 입력 신호를 압축 데이타화한 신호와 제1캐리 표시자를 발생하는 서브단계와 상기 제1캐리 표시자에 응답하여 상기 압축 데이타화한 신호를 처리하는 서브 단계를 포함하는 (201를 통해)산술적으로 인코드하는 단계와, 전송 및 기억 매체에 상기 입력 신호의 상기 인코드된 신호(102를 통해)를 제공하는 단계를 구비하는 다수의 기호값을 갖는 입력 신호를 인코딩하는 방법에 있어서, 상기 처리하는 서브 단계는, 상기 제1캐리 표시자에 의해 수정된 상기 압축 데이타화된 신호에서 제1종류의 연속 지정 논리 신호의 세트 카운트를 누산하는 단계(603-608)와, 제1캐리가 카운트 되는 세트에서 제1종류의 연속지정 논리 신호를 통해 전달되는가를 표시하는 제2캐리 표시자(502를 통해)를 얻은 단계와, 상기 세트의 카운트를 누산하기 전후에 상기 제1캐리 표시자에 의해 수정된 압축 데이타 논리 신호의 임의의 세트를 출력으로써 기억 및 제공하는 단계(611-616)와, 상기 세트의 카운트를 누산하기 전후에 발생되는 상기 세트에 상기 제2캐리 표시자를 부가하는 단계(610)와, 각 세트는 상기 제2캐리 표시자에 따르는 제1 및 제2종류의 연속 지정 논리 신호를 포함하며, 상기 누산된 카운트와 동일한 세트수를 출력으로서 제공하는 단계 (617-623)를 특징으로 하는 입력 신호 인코딩 방법.
  2. 제1항에 있어서, 제1종류의 연속지정 논리 신호는 논리수 1이고, 제2종류의 연속지정 논리 신호는 논리수 0인 것을 특징으로 하는 입력 신호 인코딩 방법.
  3. 제1항에 있어서, 상기 출력으로서 제공하는 단계는, 상기 카운트와 동일한 세트수를 출력으로 제공하는 단계(617-620, 또는 617및 621-623)를 포함하고, 각 세트는 상기 제2캐리 표시자를 보완하는 연속지정 논리 신호를 포함하는 것을 특징으로 하는 입력 신호 인코딩 방법.
  4. 제3항에 있어서, 상기 제2캐리 표시자가 논리수 1인 경우에는 캐리 있음을 표시하고, 논리수 0인 경우에는 캐리 없음을 표시하는 것을 특징으로 하는 입력 신호 인코딩 방법.
  5. 제4항에 있어서, 상기 각각의 세트는 소정수의 비트로 이루어진 것을 특징으로 하는 입력 신호 인코딩 방법.
  6. 제5항에 있어서, 소정의 비트수가 한 바이트인 것을 특징으로 하는 입력 신호 인코딩 방법.
  7. 제1항에 있어서, 상기 누산하는 단계는, 저장부로 시프트될 압축 데이타화된 신호의 비트를 기억하는 단계(606)와, 기억된 비트의 최하위의 비트에 제1캐리 표시자를 부가하는 단계(604)와, 상기 압축화된 데이타 신호에서 제1종류의 연속 지정 논리 신호의 세트수를 카운트하는 단계(603-608)를 포함하는 것을 특징으로 하는 신호 인코딩 방법.
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