KR940001558B1

KR940001558B1 - Processor board state checking apparatus

Info

Publication number: KR940001558B1
Application number: KR1019880014299A
Authority: KR
Inventors: 인희석
Original assignee: 주식회사 금성사; 최근선
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1994-02-24
Also published as: KR900006855A

Abstract

The apparatus for tracing the status of the board having a processor comprises a decoder for generating trace choice signal, a latch for storing predetermined address, a buffer for providing the information of the latch for CPU, a comparator for comparing the latched address with the present address, an address tracing circuit for notifying the predetermined address of programmable array logic, a programmable array logic for producing data tracing signal, an external signal tracing signal, a bus error signal, and a data recognition signal. Thus, this invention makes it easy to debug hardware and software.

Description

Status tracker for boards with processes

제1도는 보오드 상태 추적장치의 인터페이스 블록 다이어그램.1 is an interface block diagram of a board state tracking device.

제2도는 보오드 상태 추적장치의 상세 회로도.2 is a detailed circuit diagram of the board state tracking device.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 중앙처리장치 2 : 어드레스디코더1: central processing unit 2: address decoder

6 : 멀티플렉서 10 : 래치부6: multiplexer 10: latch portion

11 : 버퍼 12 : 래치부11 buffer 12 latch portion

13 : 비교기 14 : 프로그래머블 어레이 로직(PAI)13: Comparator 14: Programmable Array Logic (PAI)

본 발명은 프로세서를 가진 보오드의 동작상태를 체크하기 위하여 프로그램의 진행중 일정한 지점, 또는 제어신호의 일정 조건에서 동작을 정지시켜 그때의 상황을 점거함으로써 프로그램이나 하드웨어를 디버깅(debugging)할 수 있도록 한 보오드 상태 추적장치에 관한 것이다.The present invention can be used to debug a program or hardware by taking over the situation by stopping the operation at a certain point in the program or at a certain condition of the control signal to check the operating state of the board with the processor. A state tracking device.

종래, 프로세서를 가진 보오드의 상태를 체크하기 위한 장치로는 프로세서에 해당하는 에뮬레이터가 있고, 또한 하드웨어 신호를 추적하기 위한 장비로서 논리 분석장치가 있다. 에뮬레이터는 프로그램 진행중의 플로우(flow)나 레지스터의 값등을 추적할 수 있지만 외부 제어신호를 체크할 수가 없고, 논리 분석장치는 그 반대로 외부 신호는 추적할 수 있지만 프로그램 진행중의 레지스터 값 등을 추적할 수 없었다.Conventionally, an apparatus for checking the state of a board having a processor includes an emulator corresponding to the processor, and a logic analyzer as an apparatus for tracking hardware signals. The emulator can track the flow in the program or the value of the register, but cannot check the external control signal, and the logic analyzer can track the external signal, but the register value in the program, etc. There was no.

따라서 본 발명에서는 프로그램 진행중의 레지스터 값 뿐만 아니라 외부제어 신호를 동시에 추적할 수 있어 하드웨어나 소프트웨어의 디버깅을 용이하게 할 수 있는 상태 추적장치를 제공하고자 한 것이다.Accordingly, an object of the present invention is to provide a state tracking device that can easily track an external control signal as well as a register value in progress of a program to facilitate debugging of hardware or software.

본 발명은 제1도와 같이 에뮬레이터와 논리분석 장치의 기본적인 기능인 프로그램 추적과 외부신호의 추적을 동시에 추적할 수 있도록 프로세서의 어드레스 라인과 데이타라인 및 제어신호의 조합으로 브레익포인트(breakpoint)를 설정할 수 있게 한다. 이때에 브레익포인트에 대한 서비스 루틴이 필요하며, 따라서 룸(ROM)내에 레지스터 덤프등의 기능을 설정해 두어야 한다.According to the first embodiment of the present invention, a breakpoint can be set by using a combination of an address line, a data line, and a control signal of a processor to simultaneously track a program trace and an external signal trace, which are basic functions of an emulator and a logic analyzer. To be. At this time, a service routine for the breakpoint is necessary, so a function such as register dump should be set in the room (ROM).

제2도는 제1도에 있어서 보오드 상태 추적장치의 상세회로를 나타낸다. 도면에서 알 수 있는 바와 같이 본 발명은 크게 어드레스 추적부(A)와, 데이타 추적부(B) 및 외부제어신호 추적부(C)로 구성되며 상기 각부의 구성은 동일하므로 여기에서는 어드레스추적부(A)에 대하여만 설명하기로 한다.2 shows a detailed circuit of the board state tracking apparatus in FIG. As can be seen from the figure, the present invention is largely composed of an address tracking unit A, a data tracking unit B, and an external control signal tracking unit C. Since the configuration of each unit is the same, the address tracking unit ( Only A) will be described.

어드레스 추적부(A)는 브레익포인트 값이 설정되는 래치부(10)와, 쓰기신호(WR)에 따라서 어드레스 또는 데이타신호를 상기 래치부에 공급하는 멀티플렉서(6), 읽기신호(RD)에 의하여 상기 래치부에 세이브된 내용을 CPU에 전달하여 그 내용을 확인할 수 있게 하는 버퍼(11), 래치부에 설정된 어드레스와 어드레스라인을 통과하는 어드레스가 동일한지를 비교하는 비교기(13)로 구성되며, 상기 비교기의 출력은 프로그래머블 어레이 로직(PAL)(14)에 입력되고, PAL(14)은 후술하는 자체논리식에 의하여 어드레스 라인과 래치부의 어드레스가 동일할때에 시스템의 동작을 중단시켜 CPU(1)에서 그 어드레스 값을 확인하도록 한다.The address tracking section A is provided with a latch section 10 for setting a breakpoint value, a multiplexer 6 for supplying an address or data signal to the latch section according to a write signal WR, and a read signal RD. And a buffer 11 for transmitting the contents stored in the latch unit to the CPU so that the contents can be checked, and a comparator 13 comparing the addresses set through the latch unit with the addresses passing through the address lines. The output of the comparator is input to the programmable array logic (PAL) 14, and the PAL 14 stops the operation of the system when the address line and the latch unit have the same address by self-described logic described below. Check the address value in.

이하 그 동작을 상세히 설명한다.The operation will be described in detail below.

사용자가 필요한 조건에 따라, 예를들면, 'AA'라는 임의의 어드레스 값에서 브레익 포인트를 설정하고자 한다면 'AA' 값을 래치부(10)에 래치시켜야 하는데 그 순서는 다음과 같다. 우선 중앙처리장치(1)에서 'AA' 값을 래치부(10)에 기록하기 위하여 어드레스 디코더(2)에 의하여 어드레스 신호(DA)가 발생되고, 이때의 쓰기신호(WR)가 하이이므로 AND 게이트(8)의 출력이 하이로 되고 래치부(10)에 'AA'가 래치된다. 이때 쓰기신호(WR)와 어드레스 신호(DA)가 하이이므로 AND 게이트(5)의 출력은 하이로 되며 이때에 멀티플렉서(6)의 출력(Y)이 데이타 라인(B)에 연결된다.According to the user's requirements, for example, if the user wants to set the break point at any address value 'AA', the 'AA' value should be latched to the latch unit 10. The order is as follows. First, in the CPU 1, an address signal DA is generated by the address decoder 2 in order to write an 'AA' value to the latch unit 10, and the write signal WR is high. The output of (8) goes high and 'AA' is latched in the latch section 10. At this time, since the write signal WR and the address signal DA are high, the output of the AND gate 5 becomes high, and at this time, the output Y of the multiplexer 6 is connected to the data line B.

이와 동시에 래치부(12)에 클릭이 발생하여 그 출력(EA)이 하이가 되어 'AA' 값이 사용자가 브레익 포인트를 설정했다는 것을 알려준다.At the same time, a click occurs in the latch unit 12 and its output EA becomes high so that the value 'AA' indicates that the user has set a break point.

'AA' 값으로 프레익 포인트를 설정하고 나면 어드레스 스트로브(As)가 액티브인 동안 비교기(13)가 동작하는데 어드레스 라인에 'AA'가 발생하면 그 출력(CA)이 하이로 되어 PAL의 입력으로 공급된다.After setting the freck point to 'AA', the comparator 13 operates while the address strobe As is active. If 'AA' is generated on the address line, its output (CA) goes high and becomes the input of PAL. Supplied.

PAL(14)에서는 래치의 출력신호(EA)와 비교기 출력신호(CA)이 하이이고 외부제어 신호라인으로부터 데이타 인식신호(DTACKI)를 받아서 입력되면 버스에러신호(BERR)를 발생하고 외부에서 버스에러 입력신호(BERRI)가 들어오면 버스에러 신호(BERR)를 발생하여 시스템의 동작을 중단시킨다. EA와 CA가 동시에 하이가 아니면 사용자가 설정한 브레익 포인트가 아니므로 에러신호를 발생하지 않고 데이타 인식신호(DTACKI)를 받아서 그 응답신호(DTACK)를 발생시켜 CPU로 하여금 정상동작을 하게 한다.In the PAL 14, when the output signal EA of the latch and the comparator output signal CA are high and receive the data recognition signal DTACKI from the external control signal line, the PAL 14 generates a bus error signal BERR and generates an external bus error. When the input signal BERRI comes in, a bus error signal BERR is generated to stop the operation of the system. If EA and CA are not high at the same time, it is not a break point set by the user. Therefore, the CPU performs normal operation by receiving the data recognition signal DTACKI and generating the response signal DTACK without generating an error signal.

PAL(14)에서 버스에러신호(BERR)가 발생하면 중앙처리장치(1)로 버스에러 신호를 보내는 동시에 그때의 어드레스라인에 실린 값을 래치부(10)에 래치한다. 이 정보는 브레익 포인트에서의 어드레스 값이되어 사용자가 프로그램이나 보오드의 상황을 분석할 수 있게 한다.When the bus error signal BERR occurs in the PAL 14, the bus error signal is sent to the central processing unit 1, and the latch unit 10 latches the value displayed on the address line at that time. This information becomes the address value at the breakpoint, allowing the user to analyze the situation of the program or board.

이 정보를 읽기 위하여 중앙처리장치에서 래치부(10)의 내용을 판독하면 멀티플레서는 A에서 B로 전환되어 래치된 값이 데이타 라인에 실린다. 이와 동시에 버스 에러신호(BERR)는 NOT 게이트(16)를 통하여 래치부(10)에 인가되어 다음 브레익 포인트를 설정할 수 있도록 래치된 내용을 클리어시킨다.When the central processing unit reads the contents of the latch unit 10 to read this information, the multiplexer switches from A to B so that the latched value is loaded on the data line. At the same time, the bus error signal BERR is applied to the latch unit 10 through the NOT gate 16 to clear the latched contents so that the next break point can be set.

PAL(14)에서는 다음과 같은 논리식에 의하여 동작한다.The PAL 14 operates by the following logical expression.

BERR=(CA EA＋CD ED＋CC EC)·DTACKI·AS＋BERRI·AsBERR = (CA EA + CD ED + CC EC), DTACKI, AS + BERRI, As

여기에서 CD와 ED는 각각 데이타 체크회로(B)에서의 비교기의 출력 및 래치부의 출력이고, CC와 EC는 각각 제어신호 체크회로(C)의 비교기 및 래치부의 출력을 나타낸다. 이 식에서 알 수 있는 바와 같이 PAL(14)은 비교기 및 래치부의 출력이 동시에 하이이고 어드레스 스트로브신호(As)가 입력되는 동안 데이타 인식입력신호(DTACKI)가 입력될 때, 또는 외부로부터의 에러신호(BERRI)가 입력될 때 에러신호(BERR)를 발생하고, 비교기 및 래치부의 출력신호가 동시에 하이가 되지 않고 어드레스 스트로브가 있는 동안 데이타 인식 입력신호가 들어오면 데이타 인식신호를 출력하여 CPU는 정상적인 동작을 행한다.Here, CD and ED are the outputs of the comparator and the latch section in the data check circuit B, respectively, and CC and EC are the outputs of the comparator and latch section of the control signal check circuit C, respectively. As can be seen from this equation, the PAL 14 has an error signal from the outside or when the data recognition input signal DTACKI is input while the outputs of the comparator and the latch are simultaneously high and the address strobe signal As is input. When BERRI is inputted, an error signal (BERR) is generated, and the output signals of the comparator and the latch unit do not become high simultaneously. Do it.

상기 설명한 바와 같이 본 발명을 이용하면 내부 레지스터와 외부 제어신호를 동시에 추적하여 프로세서를 가진 보오드의 동작상태를 볼수 있으므로 하드웨어나 소프트웨어의 디버깅을 용이하게 시행할 수가 있다.As described above, the present invention enables tracking of internal registers and external control signals at the same time so that the operating state of the board with the processor can be viewed, so that hardware or software debugging can be easily performed.

Claims

A board state tracking device having a processor, comprising: an address decoder 2 for generating a selection signal to track an address, data, or external control signal, a latch unit 10 for storing a specified address, and a read signal The programmable array logic includes a buffer 11 for supplying the stored contents of the latch to the central processing unit through the data line, a comparison unit 13 for comparing the address stored in the latch unit 10 with the current address of the address line, and a designated address. An address tracking circuit (A) consisting of a latch unit (12) which informs the controller, a data tracking circuit (B) and an external control signal tracking circuit (C) having the same configuration as the address tracking circuit (A), and the tracking circuit ( Programmable word that generates a bus error signal or a data recognition signal by the output signals of the comparators 13 and latches 12 of A, B, and C and supplies them to the central processing unit. This straight-state tracking apparatus according to claim consisting of 14.

The central processing unit of claim 1, wherein the programmable array logic is configured to output when a data recognition input signal is input while the output of the comparator and the latch unit are simultaneously high and the address strobe is present, or when an external error signal is input while the address strobe is present. (1) transmits an error signal to stop the operation of the system, and if a data recognition input signal is input while at least one output of the comparator and the latch unit is low, the data recognition signal is sent to continue the system operation. Status tracker.