KR940001103Y1

KR940001103Y1 - 직병렬 데이타 컨버터회로

Info

Publication number: KR940001103Y1
Application number: KR2019910014282U
Authority: KR
Inventors: 윤한록
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1991-09-03
Filing date: 1991-09-03
Publication date: 1994-02-25
Also published as: KR930007252U

Abstract

내용 없음.

Description

직병렬 데이타 컨버터회로

제1도는 종래의 티티엘을 사용한 직병렬 데이타 컨버터 회로도.

제2도는 본 고안의 선입선출을 이용한 직병렬 데이타 컨버터 회로도.

제3도의 (a) 내지 (d)는 본 고안에 따른 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 선입선출부 20 : 4분주기

30 : 시프트레지스터 40 : 입/출력 디바이스부

50 : 카운터 60 : 원샷 레지스터

본 고안은 직병렬 데이타 컨버터 로직에 관한 것으로, 특히 복잡한 티티엘(TTL)로직에서 선입선출(FIFO)를 사용하여 연속적인 데이타 전송에 대한 데이타의 느린 저장을 한번의 고속 버스트(Burst)로 하고, 바이트 대 바이트(Byte to Byte)의 데이타 전송시 데이타원으로 부터 빈번한 서비스가 요구되는 장치에 적당하도록한 선입선출을 이용한 직병렬 데이타 컨버터회로에 관한 것이다.

종래, 티티엘을 이용한 직병렬 데이타 컨버터회로는 제1도에 도시한 바와같이 16비트의 병렬데이타를 직렬데이타로 변환시키거나 이와 반대의 경우를 수행하여 16비트의 데이타를 카운트하여 1워드(word)가 되었을때 액티브시키는 워드카운터부(1)와, 리드 및 라이트신호(R/W)를 디아이알단자(DiR)로 입력받고, 입/출력 디바이스부(2)의 데이타(Serial Data : SD)를 1비트씩 시프트하여 1워드가 되었을때 저장시키는 제1,2,8비트 시프트 레지스터(3),(4)와, 상기 제1,2,8비트 시프트 레지스터(3),(4) 및 호스트측으로 상기 워드카운터부(1)의 클럭입력(CLK1)에 의해 워드단위로 각각의 어드레스(A0-A7), (ADO-AD15)를 전송 가능케하는 제1,2트랜지버 데이타 버퍼부(5)(6)로 구성된다.

이와같이 구성된 종래의 회로는 먼저 워드 카운터부(1)가 입출력 디바이스부(2)에서 제공되는 서보클럭(Servo CLOCK)으로 비트단위로 카운트를 하여 1워드가 되면, 제1,2 트랜시버 데이타 버퍼부(5),(6)의 클럭(CLK)과 제1,2시프트 레지스터(3),(4)의 클럭(CLKO)를 인에이블 시켜 리드 및 라이트신호(R/W)인 데이타 전송방향에 따라 직렬 데이타(SD)가 입/출력 디바이스부(2)쪽 또는 반대방향으로 전송되게 되며, 상기 제1,2 시프트 레지스터(3),(4)는 상기 입/출력 디바이스부(2)에서 직렬데이타(SD) 전송만 가능하므로, 리드(Read)일 경우 1비트 오른쪽 시프트를 16번하여 1워드를 구성하여 상기 제1,2트랜시버 데이타 버퍼부(5),(6)로 전송 되게 한다.

그리고, 상기와 반대로 상기 입/출력 디바이스부(2)로 라이트 오퍼레이션일 경우(write operation)에는 상기 제1,2트랜시버 데이타 버퍼부(5),(6)의 내용이 상기 제1,2시프트 레지스터(3),(4)로 전송되어 상기 입/출력 디바이스부(2)의 서보클럭에 따라 1비트씩 직렬로 왼쪽 시프트를 하여 동작하게 된다.

그러나, 이와같은 종래 티티엘을 이용한 직병렬 데이타 컨버터회로는 로직 자체가 복잡하게 구성되어 있어 프로세서와 입/출력 디바이스간의 처리속도가 늦어져 성능향상에 지장을 주는 문제점이 있었다.

본 고안은 이와같은 종래의 문제점을 해결하기 위하여 복잡한 티티앨 로직에서 선입선출(FIFO)를 사용하고, 또는 프로세서와 입/출력 디바이스간의 처리속도가 성능에 문제가 있을때 선입선출을 종속적(cascade)으로 연결하여 그 선입선출 사이즈를 변환시켜 조정가능하게 함으로써 시스템 성능을 향상시킬 수 있는 직병렬 데이타 컨버터회로를 안출한 것으로, 이를 첨부한 도면을 참조해 설명하면 다음과 같다.

제2도는 본 고안의 직병렬 데이타 컨버터 회로도로서 이에 도시한 바와같이 데이타(DO-D7),(QO-Q7) 저장 및 직병렬로 데이타 변환이 가능한 선입선출부(10)와, 클럭(CLK)을 입력시켜 4분주하는 4분주기(20)와, 4분주된 클럭에 따라 1비트씩 시스트하면서 출력단(Q)을 통하여 입/출력 디바이스부(40)로 직렬데이타(SD)를 전송함과 아울러 그 직렬 데이타(SD)를 1바이트씩 상기 선입선출부(10)에 병렬로 전송되게하는 시프트 레지스터(30)와 상기 시프트 레지스터(30)에 의해 1바이트씩 데이타가 전송될때 마다 이를 카운트하여 상기 선입선출부(10)가 풀(Full) 또는 앰프티(empty)시 인에이블 또는 디스에이블되게하는 카운터(50)와, 상기 카운터(50)의 출력에 따라 트리거하여 출력퍼스(Q)()를 발생시키고 이 펄스를 상기 선입선출부(10)과 카운터(50) 및 시프트 레지스터(30)를 클리어시키는 원샷(one shoty) 레지스터(60)로 구성한다.

이와같이 구성한 본 고안의 작용 및 효과를 제3도의 (a)내지 (d)에 도시한 동작타이밍도를 참조해 설명하면 다음과 같다.

먼저 선입선출부(10)는 출력데이타(Q0-Q7)를 직렬로 배열하거나 이와 반대로 입력데이타(PD0-PD7)를 병렬로 전송할 수 있으며, 데이타 스트로브신호 즉 제3도의 (a)와 같은 클럭신호(CLK)의 매 상승에지마다 1바이트이 데이타를 한번에 입력시켜 32바이트까지 저장된다.

그리고, 상기 선입선출부(10)에 데이타가 풀(Full)이 되면 각 데이타 비트를 직렬로 출력시키기 위하여 1바이트씩 세프트 레지스터(30)에 전송되게 하여, 그 시프트 레지스터(30)가 메인클럭(CLK)의 4분주된 클럭에 따라 1비트씩 시프트되면서 출력단(Q)을 통하여 입/출력 디바이스부(40)로 제3도의 (b)와 같은 직렬데이타(SD)가 전송되게 된다.

이와반대로, 상기 입/출력 디바이스부(40)에서 호스트로 데이타 전송시는 상기 시프트 레지스터(30)에 8번 시프트되면 출력단(Q)이 인에이블되면서 한꺼번에 1바이트가 선입선출부(10)로 저장이 된다.

또한, 카운터(50)는 1마이트씩 상기 시프트 레지스터(30)로 전송될때 마다 1씩증가하여 32바이트까지 전송이 완료되면 제3도의 (c)와같이 출력단(Q)에 하이신호를 출력되게 하고, 이 신호가 원샷레지스터(60)를 트리거시켜 그 출력단(Q)()에 펄스가 생성되게 한다.

이때, 이 출력단()의 리세트펄스(RST)가 제3도의 (d)와 같이 상기 선입선출부(10)의 엠알단자(MR) 상기 시스트레지스터(30)의 클리어단자(CLR)에 입력되어 클리어 시킴과 아울러 상기 원샷 레지스터(60)의 출력(Q)은 상기 카운터(50)를 클리어(CLR)시키게 된다.

그리고, 클럭(CLK)인에이블 출력이 로우가 되었을때 데이타원(호스트 또는 입/출력 디바이스)로 부터 또 다른 32비트의 데이타가 상기 선임선출부(10)에 저장되게 된다.

한편, 상기 원샷 레지스터(60)의 리세트출력()을 이용하여 데이타원을 인터럽트 할 수 있으며, 회로소자를 추가하여 블럭크기를 계속 증가 증가시킬수 있고, 상기 선입선출부(10)를 접속시킴으로써 32바이트 단위로 용량을 증가시킬 수 있다.

또한, 호스트측과 입/출력 디바이스측과의 전송속도가 다를 경우 완충작용을 할수 있는 버퍼를 추가하여 사용할 수도 있다.

이상에서 상세히 설명한 바와같이 종래 직병렬 로직은 티티엘을 사용하여 로직자체가 복잡하였으나, 본 고안은 선입선출을 이용하므로, 간단히 구성시켰고, 이 선입선출 사이즈를 순차적으로 하여 용량을 증가시키면 입/출력 디바이스와 선입선출간의 데이타 전송중에 호스트 프로세서는 다른 업무를 수행할 수 있어 시스템 성능을 향상시킬 수 있는 효과가 있게된다.

Claims

호스트와 입/출력 디바이스간의 데이타가 직병렬로 데이타 변환이 되는 직병렬 데이타 컨버터 회로에 있어서, 데이타 스트로부신호(CLK)를 상승에지마다 카운트하여 1바이트씩 데이타를 저장하고 직병렬로 데이타를 전송되게하는 선입선출부(10)와, 입력클럭(CLK)을 4분주하는 4분주기(20)와 4분클럭에 따라 1비트씩 시프트하면서 입/출력 디바이스부(40)에 직렬전송함과 아울러 상기 선입선출부(10)에 1바이트씩 병렬 전송되게 하는 시프트 레지스터(30)와, 상기 시프트레지스터(30)에 의해 1바이트씩 데이타가 전송될때 마다 카운트하여 상기 선입선출부(10)가 풀 또는 앰프티시 인에이블 또는 디스에이블되게 하는 카운터(50)와, 상기 카운터(50)의 출력에 따라 트리거하여 출력펄스(Q)()를 발생시켜 상기 선입선출부(10) 및 시프트 레지스터(30)와 카운터(50)를 클리어시키는 원샷레지스터(60)로 구성된 것을 특징으로 하는 직병렬 데이타 컨버터 회로.