Claims (3)
각각의 리세트회로를 가진 듀얼화된 마이콤에 있어서, 바이어스 저항(R1) (R2)에 연결된 리세트회로 (A)(B)는 마이콤 A와 B의 리세트 입력단자(ARES, BRES)에 접속되고 오동작 발생시 내부의 검출로직에 의해 구동된 리세트 신호가 마이콤 A와 B를 리세트 입력단자(ARES)(BRES)로 부터 출력되어 듀얼화된 리세트 입력단자 (ARES, BRES)에 인가되고, 마이콤 B의 데이타 동기신호 출력단자(BREQ)를 마이콤 A의 데이타 동기신호 입력단자(AREQ)에 일정시간을 1주기로 하여 출력하도록 한 수단과, 마이콤 A의 클럭펄스 발생단자(ACKK)로 부터 데이타 동기신호 입력단자(AREQ)에 구동되면 마이콤 B의 클럭펄스 수신단자(ACLK)로 클럭펄스를 출력토록한 수단과, 상기 클럭펄스 수신단자(ACLK)로 부터 출력된 클럭펄스를 폴링에지에 정보를 송수신하는 마이콤 A와 B의 데이타 입출력단자(in, out)로 구성된 수단으로 구성된 것을 특징으로 하는 오동작을 제어할 수 있는 자동 리세트회로.In the dualized microcomputer with each reset circuit, the reset circuits A and B connected to the bias resistors R1 and R2 are connected to the reset input terminals ARES and BRES of the microcomputers A and B. When a malfunction occurs, the reset signal driven by the internal detection logic is output from the reset input terminals ARES (BRES) and applied to the dual reset input terminals ARES and BRES. Means for outputting the data synchronization signal output terminal (BREQ) of the microcomputer B to the data synchronization signal input terminal (AREQ) of the microcomputer A with a fixed period of one cycle, and data synchronization from the clock pulse generation terminal (ACKK) of the microcomputer A. Means for outputting the clock pulse to the clock pulse receiving terminal (ACLK) of the microcomputer B when driven by the signal input terminal (AREQ), and transmitting and receiving information to the falling edge of the clock pulse output from the clock pulse receiving terminal (ACLK). Micom A and B data input and output terminals (in, o Automatic reset circuit that can control the malfunction, characterized in that consisting of means consisting of ut).
듀얼화된 마이콤을 내장한 장치에서의 오동작을 제어할 수 있는 방법에 있어서, 마이콤 B의 리세트 출력신호단자(BRES)에 하이임피이던스가 발생됨에 따라서 개방상태로 구성되며 마이콤 A는 마이콤 B의 데이타 동기신호 입력단자(BREQ)로 부터 인에이블 신호가 입력되기를 기다리는 단계와, 마이콤 A는 데이타 동기신호 입력단자(AREQ)에 인에이블 입력시에 인에이블 신호가 레벨의 변동이 있는가를 검출하고 다음 상기의 신호가 "하이"레벨의 신호인가를 검출하는 단계와, 상기 데이타 동기신호 입력단자(AREQ)가 "하이"레벨이 아닌 경우에 마이콤 A는 클럭펄스 발생단자(ACLK)를 통해 소정시간동안 마이콤 B로 구형펄스를 출력하고 마이콤 A에 내장된 데이타 동기신호 메모리(AREQ.old)에 데이타 동기신호 입력단자(AREQ)로 부터 입력된 레벨을 저장하고 계수메모리가 소정기간에 소정획수 인가를 검토하는 단계와, 계수메모리가 상기 소정횟수 이하인 경우 마이콤 A의 리세트 출력신호단자(BRES)로 부터 하이 임피이던스를 출력시켜 리세트회로(B)가 구동되지 못하게 하며 계수메모리가 상기 소정횟수 이상인 경우에는 마이콤 A의 데이타 동기신호 입력단자(AREQ)에 레벨의 변화가 없는 상태이므로 마이콤 A는 리세트 출력신호단자(BRES)를 구동하여 로우로 출력하므로써 리세트회로(B)가 구동되도록 함과 동시에 계수 메모리를 클리어하는 단계와, 마이콤 A의 내부에 있는 타이머가 상기 소정시간인가를 체크하는 단계와, 타이머가 상기 소정시간이 경우 계수메모리에 1을 카운트시킴과 동시에 새로이 상기 소정시간의 타이머를 구동하며 타이머가 상기 소정시간 이하인 경우 마이콤 A는 마이콤 B의 데이타 동기신호 입력단자(BREQ)로 부터 출력되는 인에이블 신호를 마이콤 A로 전송하는 단계로 리턴하는 것을 단계로 구성된 것을 특징으로 하는 오동작을 제어할 수 있는 자동 리세트 방법.In a method for controlling malfunction in a device having a built-in dual micom, the high output is generated in the reset output signal terminal (BRES) of the microcomputer B, and the microcomputer A is configured to be open. Waiting for the enable signal to be input from the synchronization signal input terminal BREQ; and the microcomputer A detects whether the enable signal has a change in level when the enable signal is input to the data synchronization signal input terminal AREQ. Detecting whether the signal is a "high" level signal, and if the data synchronization signal input terminal (AREQ) is not at the "high" level, the microcomputer A uses the clock pulse generation terminal ACLK for a predetermined time. Outputs a rectangular pulse and stores the level input from the data synchronization signal input terminal (AREQ) in the data synchronization signal memory (AREQ.old) built into the microcomputer A. Examines the application of the predetermined number of strokes in a predetermined period and outputs high impedance from the reset output signal terminal BRES of the microcomputer A when the counting memory is less than or equal to the predetermined number of times, thereby preventing the reset circuit B from being driven. If the count memory is equal to or greater than the predetermined number of times, the level of the data synchronization signal input terminal (AREQ) of the microcomputer A is not changed. Therefore, the microcomputer A drives the reset output signal terminal BRES and outputs it low to output the reset circuit ( B) being driven and clearing the counting memory; checking whether the timer inside the microcomputer A is the predetermined time; and if the timer is the predetermined time, counting 1 in the counting memory; When the timer is newly driven and the timer is less than the predetermined time, the microcomputer A inputs the data synchronization signal of the microcomputer B. Here automatically re-set method that can control the malfunction, characterized in that it is configured to return to the step of sending an enable signal to the microcomputer A that is output from the (BREQ).
제 2 항에 있어서, 상기 소정시간을 100msec로 하고, 상기 소정시간은 2-3초로 하고, 상기 소정횟수는 20-30으로 하는 것을 특징으로 하는 오동작을 제어할 수 있는 자동 리세트 방법.3. The automatic reset method of claim 2, wherein the predetermined time is 100 msec, the predetermined time is 2-3 seconds, and the predetermined number is 20-30.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.