KR930015682A - 비트 노이즈 제거장치 - Google Patents

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KR930015682A
KR930015682A KR1019910024889A KR910024889A KR930015682A KR 930015682 A KR930015682 A KR 930015682A KR 1019910024889 A KR1019910024889 A KR 1019910024889A KR 910024889 A KR910024889 A KR 910024889A KR 930015682 A KR930015682 A KR 930015682A
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허재수
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이헌조
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
    • H04N5/213—Circuitry for suppressing or minimising impulsive noise

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Abstract

본 발명은 TV수상기의 영상신호가 실려있지 않은 수평귀선 소거기간 동안의 수신데이타를 표준 ROM데이타와 비교하여 에러비트를 검출하는 비트노이즈 제거장치에 관한 것으로, 영상감파단(4)으로부터의 입력신호를 디지탈로 변환하는 D/A변환기(22)와, 상기 디지탈 신호를 입력으로 받는 제1지연회로(23)와 제1감산기(24) 및 타이밍 발생기(25)와 상기 타이밍 신호를 받아 상기 제1감산기의 타단에 입력해주는 표준데이타 ROM(26)과, 에러데이타 메모리(27)와 규칙성 체크부(30) 및 확장기(28)와 제2감산기(29) 및 D/A변환기(40)로 구성하여 디지탈 신호 처리에 의해 비트 노이즈를 제거하도록 한 것이다.

Description

비트 노이즈 제거장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 회로블럭 구성도, 제3도는 본 발명의 비트노이즈 제거부 상세 블럭 구성도, 제4도는 본 발명의 규칙선 체크부 상세블럭 구성도, 제5도는 본 발명의 비트제거의 2차원적 원리 설명도, 제6도는 본 발명의 제5도와 대응되는 타이밍도.

Claims (2)

  1. 영상검파단(4)으로부터의 아날로그 입력신호를 디지탈 신호로 바꾸어지는 A/D변환기(22)와 상기 변환된 디지탈 신호를 입력으로 받는 제1지연회로(23)와 제1감산기(24) 및 타이밍 발생기(25)와, 상기 타이밍 신호를 받아 상기 제1감산기의 타단에 입력해주는 표준데이타 ROM(26)과 상기 타이밍 신호를 받는 에러데이타 메모리(27)와 규칙성 체크부(30) 및 확장기(28)와 상기 제1지연 신호와 상기 확장기신호를 감산하는 제2감산기(29)와 상기 제2감산된 디지탈 신호를 아날로그 신호로 바꾸어주는 D/A변환기(40)로 구성하여 디지탈신호 처리에 의해 비트 노이즈를 제거하도록 한 것을 특징으로 하는 비트 노이즈 제거장치.
  2. 제1항에 있어서, 상기 규칙성 체크부(30)는 입력단자(31)의 신호를 지연시키는 제2지연회로(31)와 패턴인식부(32)와, 상기 제2지연회로와 상기 패턴인식 신호를 처리하는 불규칙 작용부(33)를 포함하여 이루이진 것을 특징으로 하는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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