KR930011436A - 응용 회로의 프로그래밍 및 동작시키는 방법 - Google Patents

응용 회로의 프로그래밍 및 동작시키는 방법 Download PDF

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Abstract

응용 회로(C1,C2)의 전계 프로그램 가능 어레이는 먼저 응용 회로 전원(Add=5V)을 응용 회로에 인가하고 그 다음에 SRAM에 대해서 온 조건에 있는 액세스 트랜지스터(N3)의 소오스-드레인 경로를 통하여 관련 제어 패스 트랜지스터(N4)의 온/오프 조건을 제어하는 이진 디지탈 데이타 신호(D0/D1)를 인가함으로써 프로그램(또는 재프로그램)된다. 이 SRAM은 일반적으로 유사 SRAM의 행-열 어레이의 하나이며, 동일 행 위의 모든 SRAM에 대한 액세스 트랜지스터는 마찬가지로 액세스 트랜지스터를 통하여 데이타 신호를 공급받는다. 각 패스트랜지스터의 소오스-드레인 경로는 응용 회로 상호 연결 포인트(A1,A3)의 별개의 쌍 사이에 연결되어 있어서, 이 패스 트랜지스터의 온/오프 조건이 이들 두 포인트가 프로그래밍(또는 재프로그래밍)이 종료된 후에 연결될 것인가를 결정하게 된다. 데이타 신호(D0/D1)가 이와같이 SRAM에 인가되는 동안과 SRAM에 대한 전원(PVDD)이 응용 회로 전원 전압(Add=5V) 및 하이 이진 레벨(D1)보다 낮은 중간 레벨(3V)에서 유지되는 동안에, 행-셀렉트 펄스(S)는 액세스 트랜지스터의 제어 단자 및 상기 SRAM과 같은 행 위의 다른 모든 SRAM을 액세스하기 위해 액세스 트랜지스터의 모든 제어 단자에 인가된다. 행-셀렉트 펄스(S)는 그후 종료되고(있을 필요가 있으면) 다른 행 위의 SRAM도 마찬가지로 기록(또는 재기록)된다. 그 다음에 SRAM에 대한 전원(PVDD)은 패스 트랜지스터에서의 전압 강하 및 전력 손실을 줄이기 위하여 응용 회로(AVdd=5V)보다 패스 트랜지스터(N4)의 임계치만큼 더 높은 레벨(PVDD=6V)로 증가된다. CMOS 기술에서는, 각 SRAM에서 두개의 (교차 결합된)인버터내의 p채널 M0S 트랜지스터는 동일한 임계치를 갖는다.
게다가, 초기화 과정이 반도체 칩의 진원 공급 동안 응용회로에서 (임의의) 단락 회로를 피하기 위하여 사용된다. 이 과정에서, 모든 행 및 열 위의 모든 SRAM은 동시에 그 액세스 트랜지스터(N3)에 의해 액세스되며 SRAM에 대한 전원(PVDD)이 초기에 제로(그라운드) 르 설정되고 그 후에 중간 레벨(PVDD=3V)로 증가되는 시간 구간동안 그 패스 트랜지스터를 턴 오프하기에 적당한 이진 레벨을 갖는 이진 데이타 신호(D0)를 공급받는다.

Description

응용 회로의 프로그래밍 및 동작시키는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예를 설명하는데 유용한 개략 회로도.
제2도는 본 발명의 한 특정 실시예에 따라서 제1도의 개략 회로에 인가되는 전압의 타이밍도.

Claims (10)

  1. 메모리 셀(SRAM)에 의해 저항이 제어되는 패스 트랜지스터(N4)의 대전류 경로를 통하여 연결되어 있는 한쌍의 상호 연결 포인트(A1,A2)를 포함하는 응용 회로(C1,C2,…)를 프로그래밍(20) 또는 재프로그래밍(40) 및 동작시키기 위한 (30 또는 50) 제1전압 레벨을 갖는 안정된 응용 회로 전원 전압(VDD)을 응용회로에 인가하는 단계와, 로우/하이 이진 디지탈 신호전압레벨을 갖는 데이타신호(D0/D1)를 메모리 셀의 입력 단자(I3)에 연결되어 있는 대전류 전달 출력 단자를 가지며 비교적 크며 비교적 낮은 저항 조건을 갖는 액세스 트랜지스터(N3)의 제1대전류 전달 입력 단자(D)에 인가하는 단계를 구비하는 방법에 있어서, 메모리 셀의 메모리 셀 전원 전압단자(PVDD)에 하이 이진 전압 레벨보다 더 낮은 제2전압 레벨을 갖는 메모리 셀 전원 전압을 인가하는 단계, 제2전압 레벨보다 더 높은 제3전압 레벨을 갖는 전압펄스를 액세스 트랜지스터의 제어 단자에 인가하여, 액세스트랜지스터가 비교적 낮은 저항 조건에 있도록 하는 단계와, 전압 펄스를 종료시져 액세스 트랜지스터가 비교적 높은 저항 조건에 있게 하고, 그후에 메모리 셀 전원 전압을 제4전압 레벨로 증가시켜 패스 트랜지스터가 이진 디지탈 신호의 레벨과 일치하는 저항 레벨을 갖게 하는 단계를 구비하고 있는 것을 특징으로 하는 응용 회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  2. 제1항에 있어서, 제4전압 레벨이 제1전압 레벨보다 패스 트랜지스터의 적어도 임계 전압만큼 더 큰 것을 특징으로 하는 응용 회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  3. 제1 또는 2항에 있어서, 제1및 제3전압레벨이 같은 것을 특징으로 하는 응용회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  4. 제1 또는 제2항에 있어서, 하이 이진 전압 레벨, 제1전압 레벨 및 제3전압 레벨이 서로 같은 것을 특징으로 하는 응용 회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  5. 제1항에 있어서, 메모리 셀은 한상의 교차 결합된 CMOS 인버터를 구비하며, 셀내의 모든 n채널 MOS 트랜지스터의 임계 전압이 같고, 셀내의 모든 p채널 M0S 트랜지스터의 임계 전압이 같고, 상기 메모리 셀은 단지 하나의 액세스 트랜지스터를 가지는 것을 특징으로 하는 응용회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  6. 제5항에 있어서, 제4전압 레벨이 제1전압 레벨보다 더 높은 것을 특징으로 하는 응용 회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  7. 제5 또는 6항에 있어서, 제1 및 제3레벨이 같은 것을 특징으로 하는 응용 회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  8. 제5 또는 6항에 있어서, 하이 이진 전압 레벨, 제1전압 레벨, 및 제3전압레벨이 서로 동일한 것을 특징으로 하는 응용 회로를 프로그래밍 또는 재프로그래밍 및 동작시키는 방법.
  9. 제1항에 인용된 모든 단계가 (a) 메모리 셀의 메모리 셀 전원 전압 단자에 메모리 셀의 이전 상태에 관계없이 패스 트랜지스터를 비교적 높은 저항 조건에 유지시키기에 충분히 낮은 전압에 셀의 출력 단자를 유지시키기 위해 충분히 낮은 레벨을 갖는 메모리 셀 전원 전압을 인가하는 단계, (b) 응용회로 전원 전압을 제1전압 레벨까지 증가시켜서 응용 회로 전원 전압이 제1상승 엣지를 갖게 되도록 하는 단계, (c) 액세스 트랜지스터의 대전류 전달입력 단자에 패스 트랜지스터를 비교적 높은 저항 조건에 유지시키기에 알맞은 전압을 인하는 단계, (d) 액세스 트랜지스터의 제어 단자에 시간상으로 제1상승 엣지 뒤에 오는 제2상승 엣지를 가지며 제3전압 레벨을 가지는 제2전압 펄스를 인가하는 단계, (e) 제2전압 레벨을 가지며 시간상으로 제2상승 엣지 뒤에 오는 제3상승 엣지를 가지는 메모리 전원 전압을 인가하는 단계와, (f) 제2전압 펄스를 종료시키는 단계 등의 상기 단계들에 의해 선행되는 것을 특징으로 하는 응용 회로를 프로그래밍(20) 및 동작시키기 전에 초기화(10)하는 방법.
  10. 제9항에 있어서, 제1 및 제3전압레벨이 같은 것을 특징으로 하는 응용 회로를 프로그래밍(20) 및 동작시키기 전에 초기화(10)하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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