KR930010943A - 디지탈 신호의 에러 저감 회로 - Google Patents

디지탈 신호의 에러 저감 회로 Download PDF

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KR930010943A
KR930010943A KR1019910021000A KR910021000A KR930010943A KR 930010943 A KR930010943 A KR 930010943A KR 1019910021000 A KR1019910021000 A KR 1019910021000A KR 910021000 A KR910021000 A KR 910021000A KR 930010943 A KR930010943 A KR 930010943A
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우상준
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이헌조
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    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
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    • G11B20/10305Improvement or modification of read or write signals signal quality assessment
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    • G11B20/1037Improvement or modification of read or write signals signal quality assessment digital demodulation process based on hard decisions, e.g. by evaluating bit error rates before or after ECC decoding

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

본 발명은 디지탈 신호를 전송 매체나 기록매체를 통해 전송한후, 원래의 디지탈 신호를 에러 없이 복원하는 기술에 관한 것으로, 복호전 신호검출부(50)에 의해 검출된 신호에 대해서 소정 비트를 기준 단위로 런렝스를 계산하여 런렝스가 위배된 에러 데이타를 수정함으로써 에러의 발생률을 줄이고, ECC 엔코더 및 디코더의 부담을 줄여 보다 양질의 디지탈 신호를 복원할 수 있다.

Description

디지탈 신호의 에러 저감 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 일반적인 디지탈 신호 처리 시스템의 블록도.
제2도는 본 발명 디지탈 신호의 에러 저감 블록도.
제3도는 본 발명의 일실시 예시도.
제4도는 본 발명의 다른 실시 예시도.

Claims (3)

  1. 입력 디지탈 데이타(DIN)가 ECC 엔코더(10), 부호기(20), 신호 기록부(30)를 통해 기록 매체(40)에 기록되고, 그 기록 신호를 다시 복호하는 디지탈 신호 처리 시스템에 있어서, 복호전 신호 검출부(50)에 의해 검출된 신호에 대해서 소정 비트를 기준 단위로 런렝스를 계산하여 런렝스가 위배된 에러 데이타를 수정하는 에러 저감부(50')를 포함시켜 구성된 것을 특징으로 하는 디지탈 신호의 에러 저감 회로.
  2. 제1항에 있어서, 상기 에러 저감부(50′)는 D형 플립플롭(FF1-FF4)을 직렬 접속하고, 상기 플립플릅(FF1-FF4)의 출력단자(Q1-Q4)를 익스클루시브 노아게 이트(EX-NOR1)의 입력단자에 접속하며, 상기 플립플롭(FF4)의 출력단자 및 익스클루시브 노아게이트(EX-NOR1)의 출력단자를 익스클루시브 오아게이트(EX-OR1)의 양 입력단자에 접속하여 구성한 것을 특징으로 하는 디지탈 신호의 에러 저감 회로.
  3. 제1항에 있어서, 상기 에러 저감부(50′)는 D형 플립플롭(FF11-FF14)을 직렬 접속하고, 상기 플립플롭(FF11-FF14) 의 출력단자(Q1-Q4)를 노아게이트(NOR11)에 접속하며, 상기 플립플롭(FF14)의 출력단자 및 노아게이트(NOR11)의 출력단자를 오아게이트(OR11)의 양 입력단자에 각기 접속하여 구성한 것을 특징으로 하는 디지탈 신호의 에러 저감 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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