KR930008224Y1 - Zero crossing detect circuit - Google Patents

Zero crossing detect circuit Download PDF

Info

Publication number
KR930008224Y1
KR930008224Y1 KR2019900019838U KR900019838U KR930008224Y1 KR 930008224 Y1 KR930008224 Y1 KR 930008224Y1 KR 2019900019838 U KR2019900019838 U KR 2019900019838U KR 900019838 U KR900019838 U KR 900019838U KR 930008224 Y1 KR930008224 Y1 KR 930008224Y1
Authority
KR
South Korea
Prior art keywords
transistor
collector
reference voltage
base
resistor
Prior art date
Application number
KR2019900019838U
Other languages
Korean (ko)
Other versions
KR920014042U (en
Inventor
홍성룡
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019900019838U priority Critical patent/KR930008224Y1/en
Publication of KR920014042U publication Critical patent/KR920014042U/en
Application granted granted Critical
Publication of KR930008224Y1 publication Critical patent/KR930008224Y1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/13—Modifications for switching at zero crossing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1536—Zero-crossing detectors

Abstract

내용 없음.No content.

Description

제로 크로싱 검출회로Zero Crossing Detection Circuit

제 1 도는 종래의 일반적인 슈미트 트리거 회로도.1 is a conventional general Schmitt trigger circuit diagram.

제 2 도는 본 고안에 따른 슈미트 트리거를 포함하는 제로 크로싱 검출회로도.2 is a zero crossing detection circuit including a Schmitt trigger according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1-4,17-19 : 트랜지스터 5-10,13-16 : 저항1-4,17-19: Transistors 5-10,13-16: Resistance

11 : 신호입력단 12 : 출력단11: signal input terminal 12: output terminal

100 : 커런트 미러 110 : 기준전압 조정부100: current mirror 110: reference voltage adjusting unit

본 고안은 슈미트 트리거(Schmint Trigger)를 포함하는 제로-크로싱 검출회로(Zero-Crossing detetor)에 관한 것으로 특히 신호레벨 검출시 비교기의 다이나믹 레인지에 의한 포인트 시프트(Point Shift)를 제거하도록 하는 제로-크로싱 검출회로에 관한 것이다.The present invention relates to a zero-crossing detetor including a Schmitt trigger, and in particular to zero-crossing to eliminate the point shift due to the dynamic range of the comparator during signal level detection. It relates to a detection circuit.

종래의 일반적인 슈미트 트리거 회로는 제 1 도에 도시된 바와같이 트랜지스터(1)의 베이스로 입력신호(11)가 인가되고 트랜지스터(1,2)의 에미터는 커런트 소오스(Io)를 통해 접지되어 있으며 트랜지스터(1,2)의 콜렉터는 저항(5,6)을 각각 거쳐 전원(Vcc)에 연결되어 있고 트랜지스터(2)의 베이스는 기준전압(Vref)을 형성하는 저항(7,8)의 접속점에 연결되어 있고 또 트랜지스터(2)의 콜렉터는 트랜지스터(3)의 베이스에 연결되어 있으며, 트랜지스터(3)의 에미터는 전원(Vcc)에 연결되어 있고 그의 콜렉터는 트랜지스터(4)의 베이스에 연결되어 있는 동시에 저항(9)에 연결되어 접지되어 있고, 트랜지스터(4)의 콜렉터는 전원(Vcc)에 연결되어 있으며 그의 에미터는 저항(10)을 통해 접지됨과 아울러 출력(12) 단자에 연결되어 있는 구성이다.In the conventional general Schmitt trigger circuit, as shown in FIG. 1, the input signal 11 is applied to the base of the transistor 1, and the emitters of the transistors 1 and 2 are grounded through the current source Io and the transistor The collector of (1,2) is connected to the power supply (Vcc) via resistors (5,6), respectively, and the base of transistor (2) is connected to the connection point of resistors (7,8) forming a reference voltage (Vref). And the collector of transistor 2 is connected to the base of transistor 3, the emitter of transistor 3 is connected to the power supply Vcc and its collector is connected to the base of transistor 4 It is connected to the resistor 9 and grounded, the collector of the transistor 4 is connected to the power supply Vcc and its emitter is connected to the output 12 terminal while being grounded through the resistor 10.

상기 구성회로의 동작상태를 설명하면 다음과 같다. 전원(VDD)이 인가되면 저항(7,8)의 분압에 의해 트랜지스터(2)의 베이스에 기준 전압(Vref)이 걸린다. 이때 트랜지스터(1)의 베이스로 입력신호(11)가 들어오면 트랜지스터(1,2)가 비교기로 동작하여 입력전압(11)과 기준전압(Vref)을 비교하는데 이때 비교기의 다이나믹 레인지는 약 4VT이다.The operation state of the configuration circuit will be described below. When the power supply V DD is applied, the reference voltage Vref is applied to the base of the transistor 2 by the voltage division of the resistors 7 and 8. At this time, when the input signal 11 enters the base of the transistor 1, the transistors 1 and 2 operate as comparators to compare the input voltage 11 and the reference voltage Vref. In this case, the dynamic range of the comparator is about 4V T. to be.

그러므로 입력신호(11) 레벨이 기준전압(Vref)보다 크면, 즉 4VT이상이면 트랜지스터(1)는 "온"되고 트랜지스터(2)는 "오프"되어 트랜지스터(3,4)가 "오프"되므로 출력(12)은 그라운드(GND)레벨이 된다.Therefore, if the input signal 11 level is higher than the reference voltage Vref, that is, 4V T or more, the transistor 1 is "on" and the transistor 2 is "off" so that the transistors 3 and 4 are "off". The output 12 is at ground GND level.

또한 입력신호(11)레벨이 기준전압(Vref)보다 작으면, 즉 4VT이하이면 트랜지스터(1)는 "오프"되고, 트랜지스터(2)는 "온"되어 트랜지스터(3,4)가 "온"되므로 출력(12)은 "하이"가 된다.If the input signal 11 level is lower than the reference voltage Vref, that is, 4V T or less, the transistor 1 is "off", the transistor 2 is "on", and the transistors 3 and 4 are "on". The output 12 is " high, "

그런데 상기와 같은 종래 회로에서는 비교기로 동작하는 트랜지스터(1,2)가 온,오프 될때의 다이나믹 레인지는 VT이므로, 출력은 입력신호에 비해 다이나믹 레인지만큼의 페이즈 시프트(Phase Shift)가 생기게 되는 단점이 있었다.However, in the conventional circuit as described above, since the dynamic range when the transistors 1 and 2 operating as a comparator are turned on and off is V T , the output has a phase shift equal to the dynamic range compared to the input signal. There was this.

본 고안은 이러한 단점을 해결하기 위해 안출된 것으로서 첨부도면을 참조하여 상세히 설명하면 다음과 같다.The present invention is devised to solve these disadvantages and will be described in detail with reference to the accompanying drawings.

먼저 제 2 도에서 본 고안 회로의 구성을 보면, 트랜지스터(1)의 베이스에는 입력(11) 단자가 연결되고 트랜지스터(1,2)의 공통에미터는 커런트 소오스(Io)에 연결되어 접지되며, 트랜지스터(1)의 콜렉터에는 커런트미러(100)를 구성하는 트랜지스터(17)의 베이스-콜렉터 및 트랜지스터(18)의 베이스와 연결되고 상기 트랜지스터(17,18)의 에미터는 저항(5,13)을 각각 거쳐 전원(Vcc)에 연결되고, 트랜지스터(18)의 콜렉터는 저항(14)을 통해 접지됨과 아울러 트랜지스터(19)의 베이스에 연결되고, 트랜지스터(19)의 에미터는 저항(15)을 통해 접지(GND)되며 그의 콜렉터는 저항(16)을 통해 트랜지스터(2)의 베이스와 연결되어 상기 트랜지스터(2)의 기준전압(Vref)을 조정하는 기준전압조정부(110)가 구성되고, 또 트랜지스터(2)의 베이스는 기준전압(Vref)을 형성하는 저항(7,8)에 연결되고 트랜지스터(2)의 콜렉터는 저항(6)을 거쳐 전원(Vcc)에 접속됨과 아울러 트랜지스터(3)의 베이스에 연결되고 트랜지스터(3)의 에미터는 전원(Vcc)에 연결되며, 그의 콜렉터는 트랜지스터(4)의 베이스 및 저항(9)에 연결되고 트랜지스터(4)의 콜렉터는 전원(Vcc)에 연결됨과 아울러 그의 에미터는 저항(10) 및 출력(12)단자에 연결하여 구성한다.First, when the configuration of the circuit of the present invention is shown in FIG. 2, the input 11 terminal is connected to the base of the transistor 1, and the common emitter of the transistors 1 and 2 is connected to the current source Io and grounded. The collector of the transistor 1 is connected to the base-collector of the transistor 17 constituting the current mirror 100 and the base of the transistor 18, and the emitters of the transistors 17 and 18 are connected to the resistors 5 and 13. Connected to power source Vcc via each, the collector of transistor 18 is grounded through resistor 14 and to the base of transistor 19, and the emitter of transistor 19 is grounded through resistor 15. (GND) and a collector thereof is connected to the base of the transistor 2 through a resistor 16 so as to configure a reference voltage adjusting unit 110 for adjusting the reference voltage Vref of the transistor 2, and the transistor 2 The base of) is connected to the resistors 7 and 8 forming the reference voltage And the collector of transistor 2 is connected to the power supply Vcc via a resistor 6 and to the base of transistor 3 and the emitter of transistor 3 is connected to power supply Vcc, the collector of which is It is connected to the base and resistor 9 of the transistor 4 and the collector of the transistor 4 is connected to the power supply (Vcc) and its emitter is connected to the resistor 10 and the output 12 terminal.

상기 구성회로의 동작상태를 설명하면, 먼저 전원(VDD)이 "온"되면 저항(7,8)에 의해 분압된 기준전압(Vref)이 트랜지스터(2)의 베이스로 인가된다. 이 기준전압(Vref)과 트랜지스터(1)의 베이스로 인가되는 입력신호(11)의 레벨을 비교하여 트랜지스터(1,2)를 스위칭시킨다. 여기서, 입력신호(11) 레벨이 기준전압(Vref)과 같아지면 트랜지스터(1,2)가 "온"되고, 상기 트랜지스터(1,2)는 각기 커런트 소오스(Io)가 ½전류를 흘르게 되는데 이 전류만큼 커런트미러(100)인 트랜지스터(17,18)에도 전류가 흐르게 되고 이 전류에 의해 기준전압조정부(110)인 트랜지스터(19)의 베이스에 전압이 걸려 트랜지스터(19)가 "온" 된다.Referring to the operating state of the configuration circuit, first, when the power supply (V DD ) is "on", the reference voltage (Vref) divided by the resistors (7, 8) is applied to the base of the transistor (2). The transistors 1 and 2 are switched by comparing the reference voltage Vref with the level of the input signal 11 applied to the base of the transistor 1. In this case, when the level of the input signal 11 is equal to the reference voltage Vref, the transistors 1 and 2 are turned “on”, and the current sources Io flow ½ current in the transistors 1 and 2, respectively. The current also flows through the transistors 17 and 18 which are the current mirrors 100 by this current, and a voltage is applied to the base of the transistor 19 which is the reference voltage adjusting unit 110 by the current. .

따라서 트랜지스터(19)가 "온"되면 저항(7,8)으로 흐르던 전류의 일부가 기준전압(Vref)을 조정하는 기준전압조정부(110)의 저항(16), 트랜지스터(19), 저항(15)을 통해 흐르게 되어 기준전압(Vref)이 낮아지게 된다.Therefore, when the transistor 19 is "on", the resistance 16, the transistor 19, and the resistor 15 of the reference voltage adjusting unit 110 adjust a portion of the current flowing to the resistors 7 and 8 to adjust the reference voltage Vref. ), The reference voltage (Vref) is lowered.

즉, 입력신호(11)의 전압레벨이 기준전압(Vref)과 같아지면 트랜지스터(19)가 "온"되어 기준전압(Vref)을 강제로 트랜지스터(1,2)의 다이나믹레인지(4VT)이하의 전압으로 다운(down)시켜 트랜지스터(2)를 "오프"시킨다. 트랜지스터(2)가 "오프"되면 트랜지스터(3,4)가 "오프"되어 출력(12)은 "로우"가 된다.That is, when the voltage level of the input signal 11 is equal to the reference voltage Vref, the transistor 19 is "on" to force the reference voltage Vref below the dynamic range 4V T of the transistors 1 and 2. The transistor 2 is " off " When transistor 2 is " off, " transistors 3 and 4 are " off " and output 12 is " low ".

여기서 트랜지스터(1)를 "오프"시키기 위해서는 입력신호(11) 레벨을 저항(14-16) 및 트랜지스터(19)로 구성되는 기준전압조정부(110)에 의해 설정된 기준전압(Vref)보다 작게, 즉 4VT이하로 인가한다.Here, in order to " off " the transistor 1, the level of the input signal 11 is smaller than the reference voltage Vref set by the reference voltage adjusting unit 110 composed of the resistors 14-16 and the transistors 19, i.e. Apply below 4V T.

즉, 4VT보다 작은 입력신호(11)가 인가되면 트랜지스터(1)가 "오프"되므로 트랜지스터(17,18,19)가 "오프"되고, 이에따라 트랜지스터(2)가 "온"되어 트랜지스터(3,4)가 "온"되므로 출력(12)은 "하이"가 된다. 즉 본 고안은 슈미트 트리거 특성을 가지면서 4VT의 다이나믹 레인지를 제거해주므로서 제로 크로싱 검출이 가능한 잇점이 있다.That is, when the input signal 11 smaller than 4V T is applied, the transistor 1 is "off", so that the transistors 17, 18, 19 are "off", and accordingly the transistor 2 is "on" and the transistor 3 4 is " on " so that the output 12 becomes " high ". In other words, the present invention has the advantage of being able to detect zero crossing while eliminating the 4V T dynamic range while having the Schmitt trigger characteristic.

Claims (1)

입력신호(11) 및 저항(7,8)에 의한 기준전압(Vref)을 베이스에 각기 인가받고, 전원(Vcc)을 저항(5),(6)을 각기 통해 콜렉터에 인가받는 트랜지스터(1), (2)에 에미터가 전류원(Io)에 공통접속되어, 상기 입력신호(11) 및 기준전압(Vref)의 전압차가 트랜지스터(2)의 콜렉터에 출력되게한 회로에 있어서, 상기 저항(5)을 트랜지스터(17)의 에미터에 접속하여, 그의 베이스 및 콜렉터를 상기 트랜지스터(17)의 콜렉터에 접속함과 아울러 저항(13)을 통해 전원(Vcc)을 에미터에 인가받은 트랜지스터(18)의 베이스를 상기 트랜지스터(1)의 콜렉터에 공통접속하여, 상기 트랜지스터(1)의 콜렉터 전류와 동일전류가 상기 트랜지스터(18)를 통해 출력되게한 커런트 미러(100)와, 상기 트랜지스터(18)의 콜렉터를 저항(14) 및 트랜지스터(19)의 베이스에 접속하여, 그의 에미터를 저항(15)에 접속함과 아울러 콜렉터를 저항(16)을 통해 상기 트랜지스터(2)의 베이스에 접속하여, 상기 트랜지스터(18)의 콜렉터 전류에 따라 상기 기준전압(Vref)을 조정하는 기준전압 조정부(110)를 포함하여 구성된 것을 특징으로 하는 제로 크로싱 검출회로.The transistor 1 receives the reference voltage Vref by the input signal 11 and the resistors 7 and 8 to the base, and receives the power supply Vcc to the collector through the resistors 5 and 6, respectively. In the circuit (2), the emitter is commonly connected to the current source (Io) such that the voltage difference between the input signal (11) and the reference voltage (Vref) is output to the collector of the transistor (2). Is connected to the emitter of the transistor 17, its base and collector are connected to the collector of the transistor 17, and the transistor 18 is supplied with the power supply Vcc to the emitter through the resistor 13; Is connected to the collector of the transistor 1 so that a current equal to the collector current of the transistor 1 is output through the transistor 18, and the transistor 18 The collector is connected to the base of the resistor 14 and the transistor 19, and its emitter is connected to the resistor 15. And a reference voltage adjusting unit 110 for connecting the collector to the base of the transistor 2 through the resistor 16 to adjust the reference voltage Vref according to the collector current of the transistor 18. And a zero crossing detection circuit.
KR2019900019838U 1990-12-14 1990-12-14 Zero crossing detect circuit KR930008224Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019900019838U KR930008224Y1 (en) 1990-12-14 1990-12-14 Zero crossing detect circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019900019838U KR930008224Y1 (en) 1990-12-14 1990-12-14 Zero crossing detect circuit

Publications (2)

Publication Number Publication Date
KR920014042U KR920014042U (en) 1992-07-27
KR930008224Y1 true KR930008224Y1 (en) 1993-12-13

Family

ID=19307000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019900019838U KR930008224Y1 (en) 1990-12-14 1990-12-14 Zero crossing detect circuit

Country Status (1)

Country Link
KR (1) KR930008224Y1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594103B1 (en) * 1998-12-26 2006-09-14 삼성전자주식회사 Water damage device of mobile terminal

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321242B1 (en) * 1999-12-14 2002-01-19 윤종용 apparatus for sensing zero-crossing in a power line system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594103B1 (en) * 1998-12-26 2006-09-14 삼성전자주식회사 Water damage device of mobile terminal

Also Published As

Publication number Publication date
KR920014042U (en) 1992-07-27

Similar Documents

Publication Publication Date Title
US4636743A (en) Front end stage of an operational amplifier
US5933046A (en) Low-voltage analog switch having selective bulk biasing circuitry
US4406955A (en) Comparator circuit having hysteresis
KR930008224Y1 (en) Zero crossing detect circuit
KR950001579B1 (en) Asymmertical signal generator circuit
KR960009401A (en) Comparator circuit
JPH02154159A (en) Circuit for detecting transistor current waveform
KR0155995B1 (en) Voltage translator and its circuit
JP2546004B2 (en) Level conversion circuit
JPH02101812A (en) Accelerated switchng input circuit
US6157221A (en) Three input comparator
US6172551B1 (en) Wide dynamic-range current switches and switching methods
KR900000376Y1 (en) Window comparator circuit
KR940002241Y1 (en) Complementary current circuit
KR0154775B1 (en) Output protection circuit having hysterisis
KR930006087Y1 (en) 3 state buffer
KR0132407Y1 (en) Power source voltage reduction detection circuit
JPS6214712Y2 (en)
JPH0793444A (en) Comparator circuit device for integrator
KR890005519Y1 (en) Logic circuit with hysteresis
KR920005089Y1 (en) Band-gap circuit
KR930002350Y1 (en) Abnormal voltage detecting circuit
KR950005047B1 (en) Bias switching circuit
JPH0563462A (en) Current output circuit
KR940006090Y1 (en) Comparator with hysteresis

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

B701 Decision to grant
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20031119

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee