KR930007014B1

KR930007014B1 - Circuit for processing wait state in memory access

Info

Publication number: KR930007014B1
Application number: KR1019900021834A
Authority: KR
Inventors: 박성배; 김상범; 함경수
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-26
Filing date: 1990-12-26
Publication date: 1993-07-26
Also published as: KR920013102A

Abstract

The circuit for processing standby state includes a latch (1) for latching address signal of a processor at low state of processor output signal (CLK) and for sending latched signal to a flip-flop (2) and a multiplexer latch (4), a flip-flop (2) for delaying processor internal address (ADDR) signal by one clock and for outputting the delayed signal to a scan flip-flop (3) a scan flip-flop (3) for selecting input terminals (T1,D) according to state of stand-by signal (IDWAIT), and a multiplexer latch (4) for selecting signal between output signal of the latch and the scan flip-flop accoding to state of stand-by signal (IDWAIT) and for outputting the selected signal to valid address line (I-EA).

Description

Standby processing circuit in synchronous and asynchronous mixed memory access

제1도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 래치 2 : 플립플롭1: latch 2: flip-flop

3 : 스캔플립플롭 4 : 멀티플렉서 래치3: scan flip-flop 4: multiplexer latch

본 발명은 동기 및 비동기 혼용방식의 메모리 액세스 방식에 있어서, 일정한 클럭사이클에 따라 정기적으로 동기되어 고속의 버스구조에 이용하도록한 동기 및 비동기 혼용방식의 메모리 액세스에서 대기 상태 처리회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wait state processing circuit in a synchronous and asynchronous mixed memory access system in which a synchronous and asynchronous mixed memory access system is periodically synchronized according to a predetermined clock cycle to be used for a high speed bus structure.

일반적으로 메모리 액세스시에 얼정한 클럭사이클에 따라 전기적으로 동기되어 데이타와 어드레스의 입출력이 처리된다면 고속으로 버스를 이용할 수 있다는 것은 이미 잘 알려진 사실이다. 그러나 종래에는 시스템을 구성할때 시스템클럭에 동기되도록 메모리를 동작하는 메모리 서브시스템의 구성에 있어서의 시스템을 구성하기 위한 제작단가가 높아지는 단점이 있었다. 그래서 프로세서와 메모리 서브시스템의 사이에만 비동기적으로 동작하는 신호선을 구성하였으나, 이는 제어신호선의 신호처리회로가 복잡하여짐은 물론 속도면에서도 상당한 손실을 가져오게되는 문제점이 이었다.In general, it is well known that a bus can be used at high speed if the input and output of data and addresses are electrically synchronized according to a predetermined clock cycle during memory access. However, conventionally, there is a disadvantage in that the manufacturing cost for configuring the system in the configuration of the memory subsystem that operates the memory to be synchronized with the system clock when configuring the system becomes high. Thus, a signal line that operates asynchronously only between the processor and the memory subsystem is constructed, but this is a problem that the signal processing circuit of the control signal line is complicated and brings about considerable loss in terms of speed.

이에 따라 본 발명은 동기 및 비동기방식의 메모리 액세스에서 데이타 또는 어드레스가 동기적으로 입력 또는 출력되도록한 동기 및 비동기 혼용방식의 메모리 액세스에서 대기 상태처리 회로를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a standby state processing circuit in a synchronous and asynchronous hybrid memory access in which data or addresses are input or output synchronously in a synchronous and asynchronous memory access.

이를 위하여 본 발명은 매 사이클마다 데이타와 어드레스를 출력하는 동기화된 버스를 구성하면서 메모리 서브 시스템의 동작속도에 따른 응답신호선에 의해 해당 메모리사이클의 유효여부를 갖는 비동기적인 신호선도 함께 구성함으로써, 현재의 메모리 사이클에 대해 어드레스가 클럭하강시간(falling edge time)부터 출력되어 다음 클럭의 하강 시간까지 1클럭 사이클이 출력되면, 어드레스에서 지정된 메모리의 내용이 어드레스 사이클의 종료후 다음클럭의 상승시간에 감지되도록 하고, 이 데이터의 유효여부가 사이클의 상승상태기간동안 래치되어 판별되도록 한 것이다.To this end, the present invention configures a synchronized bus that outputs data and addresses every cycle, and also configures an asynchronous signal line having validity of the corresponding memory cycle by a response signal line according to the operating speed of the memory subsystem. When an address is output from the falling edge time for a memory cycle and one clock cycle is output until the falling time of the next clock, the contents of the memory specified in the address are detected at the rise time of the next clock after the end of the address cycle. The validity of this data is latched and determined during the rising state period of the cycle.

여기서 이미 다음 클럭사이클의 어드레스는 출력된 상태이며 메모리의 유효응답신호가 대기로 판명될 경우에는 외부의 메모리 액세스회로에서 대기상태의 어드레스를 계속 래치하도록 하고, 프로세서는 대기 어드레스의 다음 어드레스를 계속적으로 출력하면서 휴효가 될때까지 차기의 어드레스를 유지하도록 한다.If the address of the next clock cycle is already output and the valid response signal of the memory is found to be standby, the external memory access circuit keeps latching the address of the waiting state, and the processor continues to latch the next address of the waiting address. While printing, keep the next address until it becomes invalid.

본 발명을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다. 메모리의 대기신호(IDWAIT)는 인버터(I1)를 거친후 인버터(I2)를 거쳐서는 스캔 플립플롭(3)의 입력단(TE)으로 인가하면서 인버터(I3)을 거쳐서는 멀티플렉서 래치(4)의 세트단자(S)로 인가하도록 하고, 리세트신호(RESET)는 인버터(I4)를 거친후 래치(1), 플립플롭(2) 및 스캔 플립플롭(3)의 입력단(CP),(R),(CD)에 동시에 인가되도록 하며, 프로세서 클럭(CLK)은 래치(1)와 플립플롭(2)의 클럭단으로 직접 인가하면서 인버터(I5)를 거쳐 스캔 플립플롭(3)의 클럭단으로 인가하고, 30비트의 프로세서 내부어드레스(ADDR)가 입력단(D)로 입력되는 래치(1)의 출력단(Q)에서는 플립플롭(2)의 입력단(D)가 멀티플렉서 래치(4)의 일측 입력단(A)에 연결하고, 상기 플립플롭(2)의 출력단(Q)의 입력단(D)이 연결된 스캔플립플롭(3)의 출력단(Q)에서는 스캔플립플롭(3)의 입력단(T1)으로 궤환 연결하면서 멀리 플렉서 래치(4)의 타측 입력단(B)으로 연결하여 멀티 플렉서래치(4)의 출력단(Q)에서는 인터버(I6)를 거쳐 30비트의 유효어드레스선(I-EA)에 연결한 것이다.The present invention will be described in detail with reference to the accompanying drawings as follows. The set of multiplexer latches 4 via the inverter I3 is applied to the standby signal IDWAIT of the memory via the inverter I1 and then through the inverter I2 to the input terminal TE of the scan flip-flop 3. The reset signal RESET passes through the inverter I4 and then the input terminals CP, R, and R of the latch 1, the flip-flop 2, and the scan flip-flop 3, respectively. (C) is applied simultaneously, the processor clock CLK is applied directly to the clock stages of the latch 1 and the flip-flop 2, and is applied to the clock stage of the scan flip-flop 3 via the inverter I5. In the output terminal Q of the latch 1 in which the 30-bit processor internal address ADDR is input to the input terminal D, the input terminal D of the flip-flop 2 is the one input terminal A of the multiplexer latch 4. And an output terminal Q of the scan flip flop 3 to which the input terminal D of the output terminal Q of the flip flop 2 is connected, and a feedback connection to the input terminal T1 of the scan flip flop 3. To the other input terminal (B) of the multiplexer latch (4), and to the output terminal (Q) of the multiplexer latch (4) via an interleaver (I6) to a 30-bit effective address line (I-EA). It is.

이와 같이 구성한 본 발명의 대기 상태 처리회로에 의하여서는, 30비트의 프로세서 내부 어드레스(ADDR)가 래치(1)의 입력단(D)으로 입력되면 프로세서 클럭(CLK)이 "LOW"일때 래치하여 출력단(Q)을 통하여 플립플롭(2)의 입력단(D)가 멀티 플렉서 래치(4)의 일측 입력단(A)으로 출력되도록 한다.According to the standby state processing circuit of the present invention configured as described above, if the 30-bit processor internal address ADDR is input to the input terminal D of the latch 1, the processor clock CLK is set to "LOW" to latch the output terminal ( The input terminal D of the flip-flop 2 is output to one side input terminal A of the multiplexer latch 4 through Q).

이때 메모리의 대기신호(IDWAIT)가 "LOW"가 입력되면 멀티플렉서 래치(4)의 일측 입력단(A)을 선택하여 래치(1)를 경유한 프로세서 내부 어드레스(ADDR)를 유효어드레스선(I-EA)으로 출력시킨다. 한편, 래치(1)를 경유한 프로세서내부 어드레스(ADDR)가 입력단(D)으로 입력되는 플립플롭(2)은 프로세서 플럭(CLK)의 상승에지 시간에 샘플링하여 일시 저장하면서 출력단(Q)을 통하여 스캔 플립플롭(3)의 입력단(D)으로 출력한다.At this time, when the wait signal IDWAIT of the memory is inputted, the one side input terminal A of the multiplexer latch 4 is selected to convert the processor internal address ADDR via the latch 1 into the effective address line I-EA. ) On the other hand, the flip-flop 2, in which the processor internal address ADDR is input to the input terminal D via the latch 1, is sampled and temporarily stored at the rising edge time of the processor floe CLK, and is output through the output terminal Q. Output to the input terminal D of the scan flip-flop 3.

여기서 데이타에 대한 메모리의 유효응답신호가 대기로 판정되면, 즉 대기신호가 "High"로 입력되면 멀티 플렉서래치(4)의 타측입력단(B)을 선택하여 래치(1)를 경유하여 일측입력단(A)으로 입력되는 어드레스가 출력되지 않도록 하는 한편, 스캔 플립플롭(3)의 입력단(D)과 출력단(Q)의 연결을 차단하면서 출력단(Q)에서 출력되려면 대기 어드레스가 입력단(T1)으로 궤환되면서 멀티 플렉서래치(4)의 입력단(B)으로 입력되도록 하여 멀티플렉서 래치(4)에서 새로운 데이터의 출력을 중단하면서 기존의 데이터가 계속반복 되도록 한다.Here, when the valid response signal of the memory for data is determined to be waiting, that is, when the waiting signal is input as "High", the other input terminal B of the multiplexer latch 4 is selected and the one input terminal via the latch 1 is selected. While the address inputted to (A) is not outputted, the standby address is output to the input terminal T1 in order to be output from the output terminal Q while disconnecting the input terminal D and the output terminal Q of the scan flip-flop 3. While being fed back, it is input to the input terminal B of the multiplexer latch 4 so that the existing data is continuously repeated while the output of the new data is stopped at the multiplexer latch 4.

이때 프로세서에서는 대기어드레스의 다음 어드레스를 계속해서 출력하면서 대기신호(IDWAIT)가 "LOW"가 될때 즉 유효상태가 될때까지 다음의 어드레스를 유지하게 된다. 그리고 대기 상태가 유효상태가 되면 멀티 플렉서 래치(4)에서 일측입력단(A)을 선택하여 다음의 어드레스와 데이타가 출력되도록한 것이다.At this time, the processor continuously outputs the next address of the waiting address and maintains the next address until the wait signal IDWAIT becomes " LOW " When the standby state becomes valid, the multiplexer latch 4 selects one input terminal A to output the next address and data.

따라서 본 발명의 대기 상태 처리 회로에 의하여서는 동기화 또는 비동기화 버스를 사용하는 메모리 서브시스템과 프로세서간의 제어신호선에 있어서, 메모리 응답신호가 정상인 때에는 래치(1)를 경유한 어드레스가 멀트플렉서래치(4)를 거쳐 출력되도록 하는 한편, 대기상태인 경우에는 플립플롭(2)에서 1클럭지연된 대기 어드레스를 스캔 플립플롭(3)에서 대기상태가 해제될 때가지 계속 궤환되도록 함으로서 동기 또는 비동기 메모리 액세스방식에서 데이타 혹은 어드레스의 입출력회로에 이용할 수 있는 것임을 알 수 있다.Therefore, according to the standby state processing circuit of the present invention, in the control signal line between the memory subsystem and the processor using the synchronous or asynchronous bus, when the memory response signal is normal, the address via the latch 1 is a multiplexer latch ( 4), while in the standby state, the standby address delayed by one clock in the flip-flop 2 is continuously fed back to the scan flip-flop 3 until the standby state is released. It can be seen that it can be used for input / output circuit of data or address.

Claims

In the synchronous and asynchronous mixed memory access, the latch (1) for latching the processor internal address (ADDR) in the LOW state of the processor output (CLK) to output to the flip-flop (2) and multiplexer latch (4), and The flip-flop 2 outputting the scan flip-flop 3 by delaying the processor internal address ADDR through the latch 1 by one clock, and the wait signal IDWAIT of the memory is set to "High" or "LOW". As input, a scan flip-flop 3 which selects and outputs two input terminals T1 and D, and one input terminal A and the other input terminal B are respectively connected to the latch 1 and the scan flip-flop 3, respectively. Synchronous and asynchronous mixed use characterized in that it is composed of multiplexer latches (4), which are connected and selectively output to the effective address line (I-EA) as the standby signal (IDWAIT) of the memory is input as "High" or "LOW". Standby processing circuit in memory access.