KR930006631B1 - Bit line charging circuit of sram - Google Patents

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KR930006631B1 KR1019900013256A KR900013256A KR930006631B1 KR 930006631 B1 KR930006631 B1 KR 930006631B1 KR 1019900013256 A KR1019900013256 A KR 1019900013256A KR 900013256 A KR900013256 A KR 900013256A KR 930006631 B1 KR930006631 B1 KR 930006631B1
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Abstract

The circuit for removing the noise caused by a peak current generated in charging of a read operation comprises a control signal generating unit including a first NOR gate (NOR1), an inverter (INV1), a first delay (4), a second NOR gate (NOR2), a column decoder (6) and a second delay (5) to output a control signal for a word line reading operation, an n channel MOSFET (N6,N7) for charging a bit line and a bit bar line according to a charging control signal outputted from a second output stage, and an n channel MOSFET (N8,N9) for supplying the current to the bit line and bit bar line in ON state.

Description

SRAM(Static RAM)의 비트선 충전회로Bit line charging circuit of SRAM (Static RAM)

제1도는 종래의 SRAM의 비트선 충전회로 및 단위기억소자부의 회로도.1 is a circuit diagram of a bit line charging circuit and a unit memory device section of a conventional SRAM.

제2도는 본 발명을 적용한 SRAM의 회로도.2 is a circuit diagram of an SRAM to which the present invention is applied.

제3도는 제2도의 제어신호를 발생시키는 회로의 회로도.3 is a circuit diagram of a circuit for generating the control signal of FIG.

제4도는 제2도 및 제3도의 각 부분의 신호파형도.4 is a signal waveform diagram of each part of FIG. 2 and FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,1' : 단위 기억소자부 2,3 : 충전회로1,1 ': unit memory element 2,3: charging circuit

4,5 : 지연회로 6 : 행 디코더4,5 delay circuit 6 row decoder

INV1 : 인버터 N1 내지 N9 : n채널 MOSFETINV1: Inverter N1 to N9: n-channel MOSFET

NOR1,NOR2 : NOR게이트NOR1, NOR2: NOR gate

본 발명은 반도체 메모리 장치중 SRAM(Static RAM)의 비트선 충전회로에 관한 것이다.The present invention relates to a bit line charging circuit of an SRAM (Static RAM) in a semiconductor memory device.

최근에는 SRAM에 있어서, 고속 저전력 소모를 위해서 어드레스 변화 검출기(Address Transition Detection ; 이하 ATD라함)를 사용하여 어드레스가 변화하였을때 짧은 펄스를 발생시켜 이 펄스신호로 내부회로를 동작시킨다. 즉 상기 ATD에서 발생한 펄스를 이용하여 읽기(Read) 또는 쓰기(Write) 동작시 비트라인을 동화(Equalize) 및 충전(Precharge)시켜 읽기 및 쓰기 동작을 하게 함으로써 메모리셀에 기억된 데이타를 고속으로 기억시키거나, 억세스(Access)하는 방식을 취하고 있다.Recently, in the SRAM, an internal circuit is operated by this pulse signal by generating a short pulse when an address changes using an address transition detector (ATD) for high speed and low power consumption. That is, data stored in a memory cell can be stored at high speed by performing a read and write operation by equalizing and precharging a bit line during a read or write operation using a pulse generated by the ATD. It has a way to make it or to access it.

제1도는 종래의 SRAM의 비트선 충전 및 동화회로와 단위기억소자부를 나타낸 회로도이다.1 is a circuit diagram showing a bit line charging and moving circuit and a unit memory device section of a conventional SRAM.

종래의 SRAM의 비트선 충전 및 동화회로(2)는 제1도에 도시한 바와 같이 ATD로부터 발생되는 펄스신호(0EQ)의 제어를 받아 비트선 및 비트바선(Bit/

Figure kpo00001
)을 동화시키기 위해 n채널 MOSFET(N5)는 상기 펄스신호(OEQ)를 게이트 입력으로 하고 기억소자부(1)가 연결된 비트선 및 비트바선(Bit/
Figure kpo00002
)소오스 및 드레인을 연결하고 상기 펄스신호(0EQ)의 제어를 받아 비트선 및 비트바선(Bit/
Figure kpo00003
)을 충전하는 n채널 MOSFET(N1,N2)는 상기 펄스신호(0EQ)를 게이트 입력으로 하고 전원(Vcc)에 드레인이 연결되고 비트선 및 비트바선(Bit/
Figure kpo00004
)에 소오스를 연결하고 상기 비트선 및 비트바선(Bit/
Figure kpo00005
)에 항상 온(ON) 상태로 전류를 공급하는 n채널 MOSFET(N3,N4)는 게이트 및 드레인을 상기 전원(Vcc)에 연결하고 소오스는 상기 비트선 및 비트바선(Bit/
Figure kpo00006
)에 연결하여 구성한다.The bit line charging and moving circuit 2 of the conventional SRAM is subjected to the control of the pulse signal 0EQ generated from the ATD as shown in FIG.
Figure kpo00001
In order to assimilate the n-channel MOSFET N5, a bit line and a bit bar line (Bit /) to which the pulse signal OEQ is a gate input and the memory element unit 1 is connected are connected.
Figure kpo00002
Connect the source and the drain and control the pulse signal (0EQ).
Figure kpo00003
N-channel MOSFETs (N1, N2) charging the pulse signal (0EQ) as a gate input, the drain is connected to the power supply (Vcc), bit line and bit bar line (Bit /
Figure kpo00004
Connect a source to the bit line and the bit line (Bit /
Figure kpo00005
N-channel MOSFETs (N3, N4), which always supply current in the ON state, connect a gate and a drain to the power supply Vcc, and the source is the bit line and the bit bar line (Bit /
Figure kpo00006
) To configure.

상기 종래의 충전 및 동화회로(2)는 항상 일기 또는 쓰기동작을 하기 전에 펄스신호(0EQ)를 통하여 비트선 및 비트바선(Bit/

Figure kpo00007
)을 충전 및 동화하므로 순간적인 피크 전류(Peak Current)로 인하여 잡음(noise)이이 발생된다. 이때 발생된 잡음으로 인하여 읽기 동작시에 메모리셀에 데이타에 영향을 주며 억세스(Access)시간을 지연시킬 수 있다.The conventional charging and moving circuit 2 always uses a bit line and a bit bar line through the pulse signal 0EQ before performing a diary or write operation.
Figure kpo00007
As a result of the charging and assimilation, the instantaneous peak current generates noise. At this time, the generated noise affects the data in the memory cell during the read operation and delays the access time.

상기 문제점을 개선하기 위해 본 발명은 SRAM에 있어서, ATD를 사용하여 하나의 짧은 펄스신호를 만들고 상기 펄스신호를 이용하여 워드선(Word line)을 일정시간 동안 온(ON)시켜 읽기 동작을 행한후 상기 워드선을 다시 오프(OFF)시킴과 동시에 비트선 및 비트바선을 충전시켜서 다음 사이클에서 읽기 동작을 수행할 경우 상기 비트선 및 비트바선이 충전 및 동화되는 것을 방지하여 순간적인 피크 전류로 인한 잡음을 제거하므로써 안정된 읽기 동작과 빠른 억세스 시간을 갖도록 하는 비트선 충전회로를 제공함에 그 목적이 있다.In order to solve the above problem, the present invention provides a short pulse signal using ATD in SRAM, and performs a read operation by turning on a word line for a predetermined time using the pulse signal. When the word line is turned off again and the bit line and the bit bar line are charged and the read operation is performed in the next cycle, the bit line and the bit bar line are prevented from being charged and assimilated, thereby causing noise due to instantaneous peak current. The purpose of the present invention is to provide a bit line charging circuit which has a stable read operation and a fast access time by eliminating.

상기 목적을 달성하기 위해 본 발명은 다수의 기억소자, 상기 다수의 기억소자에 연결된 비트선 및 비트바선과 워드선을 포함하여 구성되는 SRAM에 있어서, 상기 워드선에 제1출력단이 연결되어 상기 워드선이 읽기 동작을 할 수 있도록 제어신호를 출력하는 제어신호 발생수단, 상기 제어신호 발생수단의 제2출력단에 게이트가 연결되고 전원에 드레인이 연결되고 상기 비트선 및 비트바선에 소오스가 연결되어 상기 제2출력단에서 출력되는 충전제어신호의 제어에 따라 상기 비트선 및 비트바선을 충전시키는 n채널 MOSFET, 및 상기 게이트 및 드레인이 연결되고 상기 비트선 및 비트바선에 소오스를 연결하여 항상 온상태로 상기 비트선 및 비트바선에 전류를 공급하는 n채널 MOSFET로 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a memory device including a plurality of memory devices, a bit line connected to the plurality of memory devices, a bit bar line, and a word line. A control signal generating means for outputting a control signal so that a line can be read, a gate is connected to a second output terminal of the control signal generating means, a drain is connected to a power supply, and a source is connected to the bit line and the bit bar line; The n-channel MOSFET for charging the bit line and the bit bar line under the control of the charge control signal output from the second output terminal, the gate and the drain are connected, and a source is connected to the bit line and the bit bar line, And an n-channel MOSFET for supplying current to the bit line and the bit bar line.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 제2도는 본 발명을 적용한 SRAM의 회로도, 제3도는 제2도의 제어신호를 발생시키는 회로의 회로도, 제4도는 제2도 및 제3도의 각부분의 신호파형도이다. 상기 도면에서 1'은 단위기억소자부, 3은 충전회로, 4,5는 지연회로, 6은 행 디코더, N6 내지 N9은 n채널 MOSFET, NOR1, NOR2는 NOR게이트, INV1은 인버터를 각각 나타낸다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; FIG. 2 is a circuit diagram of an SRAM to which the present invention is applied, FIG. 3 is a circuit diagram of a circuit for generating the control signal of FIG. 2, and FIG. 4 is a signal waveform diagram of each part of FIGS. In the figure, 1 'denotes a unit memory element portion, 3 denotes a charging circuit, 4 denotes a delay circuit, 6 denotes a row decoder, N6 to N9 denote n-channel MOSFETs, NOR1 and NOR2 denote NOR gates, and INV1 denotes an inverter.

본 발명에 의한 SRAM의 충전회로는 제2도에 도시한 바와 같이 제어신호(0PU)에 의해 워드선(WL)에 연결된 기억소자부(1')가 연결되어 있는 비트선 및 비트바선(Bit/

Figure kpo00008
)을 충전하는 n채널 MOSFET(N6,N7)는 상기 제어신호(0PU)를 게이트 입력으로 하고 전원(Vcc)에 드레인을 연결하고, 상기 비트선 및 비트바선(Bit/
Figure kpo00009
)에 소오스를 연결하여 항상 온(ON)상태로 상기 비트선 및 비트바선(Bit/
Figure kpo00010
)에 전류를 공급하는 n채널 MOSFET(N8,N9)는 상기 전원(Vcc)에 드레인 및 게이트를 연결하고 상기 비트선 및 비트바선(Bit/
Figure kpo00011
)에 소오스를 연결하여 구성한다.In the charging circuit of the SRAM according to the present invention, as shown in FIG. 2, the bit line and the bit bar line (Bit /) to which the memory element portion 1 'connected to the word line WL is connected by the control signal 0PU.
Figure kpo00008
N-channel MOSFETs (N6, N7) are charged with the control signal (0PU) as a gate input, the drain is connected to the power supply (Vcc), and the bit line and bit bar line (Bit /
Figure kpo00009
The bit line and the bit bar line (Bit /
Figure kpo00010
N-channel MOSFETs (N8, N9) supplying current to the drain and gate are connected to the power supply (Vcc) and the bit line and the bit bar line (Bit /
Figure kpo00011
) By connecting the source to

상기 제어신호(0PU)를 발생시키는 회로는 제3도에 도시한 바와같이 행 어드레스(Row Address)가 변화할때 발생하는 펄스신호 인 제어신호(EQX)와 컬럼(COLUMN) 어드레스가 변화할때 펄스신호인 제어신호(EQY)를 입력으로 하는 NOR게이트(NOR1)의 출력단에 인버터(INV1)를 연결하고 인버터(INV1)의 출력단은 직접 NOR게이트(NOR2)의 입력단에 워드선(WL)이 온되는 시간을 조절하는 지연회로(4)를 통해 NOR게이트(NOR2)의 입력단에 연결하고 상기 NOR게이트(NOR2)의 출력단은 행 디코더(Row Decorder)를 통해 워드선(WL)으로 연결하고 또한 상기 행디코더(6)와 같은 지연시간을, 갖도록 만드는 지연회로(5)와 연결되는 제어신호(0PU)를 출력하도록 구성되어 있다.The circuit for generating the control signal 0PU is pulsed when the control signal EQX and the column COLUMN address change, which is a pulse signal generated when the row address changes, as shown in FIG. Inverter INV1 is connected to the output terminal of the NOR gate NOR1 that receives the control signal EQY, which is a signal, and the word line WL is directly turned on at the input terminal of the NOR gate NOR2. It is connected to the input terminal of the NOR gate NOR2 through a delay circuit 4 for adjusting the time, and the output terminal of the NOR gate NOR2 is connected to the word line WL through a row decoder and the row decoder. It is configured to output a control signal (0PU) connected to the delay circuit 5 which has a delay time as shown in (6).

상기와 같이 구성된 비트선 충전회로를 제4도를 참조하여 설명하면 다음과 같다.The bit line charging circuit configured as described above will be described with reference to FIG.

t=t0에서 어드레스가 변화하면 t=t1에서 t3=t1 만큼의 폭을 갖는 하나의 짧은 펄스신호(EQX,EQY)가 발생한다. 제어신호(EQX,EQY)는 NOR게이트(NOR1)와 인버터(INV1)를 통해 출력되고 상기 인버터(INV1)를 통해 출력되고 상기 인버터(INV1)의 출력은 워드선(WL)의 온되는 시간을 조절하는 지연회로(4)에 입력되어 지연된 후 NOR게이트(NOR2)로 입력되고 또한 상기 인버터(INV1)의 출력은 상기 지연회로(4)를 통과하지 않고 직접 NOR게이트(NOR2)로 입력된다.When the address changes at t = t0, one short pulse signal (EQX, EQY) with a width of t3 t1 at t = t1 is generated. The control signals EQX and EQY are output through the NOR gate NOR1 and the inverter INV1, and are output through the inverter INV1, and the output of the inverter INV1 controls the time for which the word line WL is turned on. After the delay is input to the delay circuit 4, the delay is input to the NOR gate NOR2, and the output of the inverter INV1 is directly input to the NOR gate NOR2 without passing through the delay circuit 4.

따라서 상기 제어신호(EQX,EQY)가 t=t1에서 발생하여 NOR게이트(NOR1,NO2), 인버터(INV1) 및 지연회로(4)를 통과하면 t=t2에서 상기 NOR게이트(NOR2)의 출력단인 노드(A)는 로우(Low) 상태로 천이하며 t=t5가 될때까지 로우(Low) 상태를 계속 유지한다. 상기 노드(A)의 신호는 행 디코더(6)과 상기 행디코더(6)와 같은 지연시간을 갖는 지연회로(5)로 입력되어 T6-T4만큼의 폭을 갖는 신호를 발생한다.Therefore, when the control signals EQX and EQY occur at t = t1 and pass through the NOR gates NOR1 and NO2, the inverter INV1 and the delay circuit 4, the output terminals of the NOR gate NOR2 at t = t2. Node A transitions to a low state and remains low until t = t5. The signal of the node A is input to the delay circuit 5 having the same delay time as the row decoder 6 and the row decoder 6 to generate a signal having a width of T6-T4.

따라서 상기 제어신홀 발생회로에 연결된 워드선(WL)은 t=t4에서 로우(Low) 상태에서 하이(High)상태로 천이하여 계속 하이상태를 유지하여 읽기 동작을 하다가 노드(A)의 신호가 t=t5에서 하이로 천이함에 따라 워드라이(WL)은 t=t6이 되면 로우상태로 다시 천이하여 읽기 동작을 중단하게 된다. 그러므로 상기 워드선(WL)이 하이 상태를 유지하는 t=t4에서 t=tt6 구간 동안에는 워드선(WL)에 연결된 기억소자부(1')에 전류가 흐르고 t=t6이후에는 기억소자부(1')에 전류가 흐르지 않으므로 통 사이클(Long Cycle)의 전류를 감소시킬 수 있다.Therefore, the word line WL connected to the control new hole generating circuit transitions from a low state to a high state at t = t4 and continues to be in a high state to perform a read operation. As the transition from = t5 to high, the word line WL transitions back to a low state when t = t6 to stop the read operation. Therefore, a current flows in the memory element portion 1 'connected to the word line WL during a period t = t4 to t = tt6 where the word line WL is kept high, and after t = t6, the memory element portion 1 Since no current flows in '), the current of the long cycle can be reduced.

또한 상기 지연회로(5)에서 출력되어 비트선 및 비트바선(Bit/

Figure kpo00012
)의 충전을 제어하는 제어신호(0PU)는 상기 워드선(WL) 입력신호와 반대위상을 가지므로 t=t4에서 하이(High) 상태에서 로우(Low)상태로 천이하여 계속 로우 상태를 유지하므로 상기 제어신호(0PU)의 제어를 받는 비트선 풀업(pull up) 트랜지스터인 n채널 MOSFET(N6,N7)는 오프(OFF)되어 비트선 및 비트바선(Bit/
Figure kpo00013
)을 프리차지(Precharge) 시키지 않고 t=t6에서 워드선(WL)이 로우로 다시 천이하고 제어신호(oPU)가 하이로 천이하면 상기 n채널 MOSFET(N6,N7)는 온(ON)되어 비트선 및 비트바선(BIT/
Figure kpo00014
)을 프리차지 시키므로 이전에 사용되었던 읽기 동작 바로전에 충전과 동화 동작에서 발생되었던 잡음을 감소시킬 수 있다.It is also output from the delay circuit 5 to the bit line and bit bar line (Bit /
Figure kpo00012
Since the control signal (0PU) for controlling the charging has a phase opposite to that of the word line (WL) input signal, the control signal (0PU) transitions from a high state to a low state at t = t4 and remains low. The n-channel MOSFETs N6 and N7, which are bit line pull-up transistors under the control of the control signal 0PU, are turned OFF to turn off the bit line and the bit bar line.
Figure kpo00013
If the word line WL transitions low again and the control signal oPU transitions high at t = t6 without precharging), the n-channel MOSFETs N6 and N7 are turned ON. Lines and bitbars (BIT /
Figure kpo00014
By precharging), we can reduce the noise generated during charging and assimilation just before the previously used read operation.

상기와 같이 구성되어 동작하는 본 발명은 어드레스의 변화에 따라 발생되는 신호를 사용하여 워드선을 일정기간 온시켜 읽기 동작을 행하도록 하고 워드선이 오프되면 제어신호를 사용하면 비트선 및 비트바선을 프라차지시켜 다음 사이클에서 읽기 동작의 충전 및 동화시에 발생되는 피크 전류로 인한 잡음을 제거함으로서 안정된 읽기 동작 및 빠른 억세스 시간을 갖는 이점이 있다.According to the present invention configured and operated as described above, the word line is turned on for a predetermined period of time using a signal generated according to a change in address to perform a read operation. The precharging eliminates noise due to peak currents generated during charging and assimilation of the read operation in the next cycle, which has the advantage of having a stable read operation and a fast access time.

Claims (4)

다수의 기억소자(1'), 상기 다수의 기억소자(1')에 연결된 비트선 및 비트바선(Bit/
Figure kpo00015
)과 워드선(WL)을 포함하여 구성되는 SRAM에 있어서, 상기 워드선(WL)에 제1출력단이 연결되어 상기 워드선(WL)이 읽기 동작을 할 수 있도록 제어신호를 출력하는 제어신호 발생수단, 상기 제어신호 발생수단의 제2출력단에 게이트가 연결되고 전원(Vcc)에 드레인이 연결되고 상기 비트선 및 비트바서선(Bit/
Figure kpo00016
)에 소오스가 연결되어 상기 제2출력단에 출력되는 충전 제어신호(0PU)의 제어에 따라 상기 비트선 및 비트바선(Bit/
Figure kpo00017
)을 충전시키는 n채널 MOSFET(N6,N7), 및 상기 전원(Vcc)에 게이트 및 드레인이 연결되고 상기 비트선 및 비트바선(Bit/
Figure kpo00018
)에 소오스를 연결하여 항상 온 상태로 상기 비트선 및 비트바선(Bit/
Figure kpo00019
)에 전류를 공급하는 n채널 MOSFET(N8,N9)로 구성되는 것을 특징으로 하는 비트선 충전회로.A plurality of memory elements 1 ', a bit line and a bit bar line connected to the plurality of memory elements 1'
Figure kpo00015
) And a word line WL, wherein a control signal is generated to output a control signal to the word line WL so that a first output terminal is connected to the word line WL to perform a read operation. Means, a gate connected to a second output terminal of the control signal generating means, a drain connected to a power supply Vcc, and the bit line and the bit
Figure kpo00016
The bit line and the bit bar line (Bit /) are connected to a source according to the control of the charge control signal (0PU) output to the second output terminal.
Figure kpo00017
Gate and drain are connected to the n-channel MOSFETs (N6, N7) and the power supply (Vcc), and the bit line and the bit bar line (Bit /
Figure kpo00018
The bit line and the bit bar line (Bit /
Figure kpo00019
Bit line charging circuit, characterized in that consisting of n-channel MOSFET (N8, N9) for supplying current. 제1항에 있어서, 상기 제어신호 발생수단은 어드레스의 변화에 따라 발생하는 펄스신호(EQX,EQY)를 입력으로 하는 제1부정논리합수단(NOR1), 상기 제1부정논리합수단(NOR1)의 출력단에 연결된 반전수단(INV1), 상기 반전수단(INV1)의 출력단에 연결된 제1지연수단(4), 상기 제1지연수단(4) 및 반전수단(INV1)의 출력을 입력으로 하는 제2부정논리합수단(NOR2), 상기 제2부정논리합수단(NOR2)의 출력단에 입력단이 입력되고 상기 워드선(WL)에 출력단이 연결된 행디코더 수단(6), 상기 제2부정논리합수단(NOR2)의 출력단에 입력단이 연결되어 상기 충전제어신호(0PU)를 출력하는 제2지연수단(5)으로 구성되는 것을 특징으로 하는 비트선 충전회로.2. The output terminal of the first negative logic summation means NOR1 and the first negative logic summation means NOR1 according to claim 1, wherein the control signal generating means inputs pulse signals EQX and EQY generated in response to a change in an address. A second negative logic whose input is the inverting means INV1 connected to the first delay means 4, the first delay means 4 and the inverting means INV1 connected to the output terminal of the inverting means INV1. To the output terminal of the means NOR2 and to the output terminal of the second negative logic means NOR2, and to the output terminal of the second negative logic means NOR2. Bit line charging circuit, characterized in that the input terminal is connected to the second delay means (5) for outputting the charge control signal (0PU). 제2항에 있어서, 상기 제1지연수단(4)은 상기 워드선(WL)의 온(ON)되는 시간을 조절하는 것을 특징으로 하는 비트선 충전회로.3. The bit line charging circuit according to claim 2, wherein the first delay means (4) adjusts the time for which the word line (WL) is turned on. 제2항에 있어서, 상기 제2지연수단(5)은 상기 행디코더수단(6)과 같은 지연시간을 갖는 것을 특징으로 하는 비트선 충전회로.3. The bit line charging circuit according to claim 2, wherein said second delay means (5) has the same delay time as said row decoder means (6).
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