KR0149587B1 - Low noise write drive circuit for semiconductor memory - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야 :1. The technical field to which the invention described in the claims belongs:
반도체 메모리 장치의 라이트 드라이브 회로에 관한 것이다.A write drive circuit of a semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제 :2. The technical problem to be solved by the invention:
칩이 라이트동작을 하다가 바로 이어서 리이드동작을 하는 경우에 원할한 리이드동작을 제공함에 있다.In the case where the chip performs the read operation immediately after the read operation, it provides a smooth read operation.
3. 발명의 해결방법의 요지 :3. Summary of the solution of the invention:
제1출력신호와 수신되는 내부펄스를 조합하여 제1데이타신호와 커플링관계가 없는 제3출력신호를 생성하고, 상기 제2출력신호와 수신되는 상기 내부펄스를 조합하여 제2데이타신호와 커플링관계가 없는 제4출력신호를 생성하는 제1,2멀티플렉스와 상기 제3출력신호와 수신되는 내부펄스를 조합하여 메모리 셀 어레이의 셀을 리이드하거나 라이트하는 제1데이타신호를 생성하고, 상기 제4출력신호와 수신되는 상기 내부펄스를 조합하여 상기 데이타신호와 상보된 제2데이타신호를 생성하는 제3,4멀티플렉스를 가지는 것을 요지로 한다.The first output signal is combined with the received internal pulses to generate a third output signal having no coupling relationship with the first data signal, and the second output signal is combined with the received internal pulses to couple with the second data signal. Generating a first data signal for reading or writing a cell of a memory cell array by combining the first and second multiplexes for generating a fourth ring-free output signal with the third output signal and an internal pulse received; It is essential to have a third and fourth multiplexes that combine a fourth output signal and the received internal pulses to generate a second data signal complementary to the data signal.
4. 발명의 중요한 용도 :4. Important uses of the invention:
고속의 반도체 메모리 장치에 적합하다.It is suitable for high speed semiconductor memory devices.
Description
제1도는 일반적인 스태틱 램의 회로 블럭도.1 is a circuit block diagram of a general static RAM.
제2도는 제1도중 라이트 드라이브를 제어하는 콘트롤 회로도.2 is a control circuit diagram for controlling the light drive of the first diagram.
제3도는 종래의 라이트 드라이브 회로도.3 is a conventional light drive circuit diagram.
제4도는 본 발명의 실시예에 따른 라이트 드라이브 회로의 블럭도.4 is a block diagram of a write drive circuit according to an embodiment of the present invention.
제5도는 제4도에 따른 구체 회로도.5 is a detailed circuit diagram according to FIG.
제6도는 본 발명의 또 다른 실시예에 따른 라이트 드라이브 회로의 블럭도.6 is a block diagram of a write drive circuit according to another embodiment of the present invention.
제7도는 제6도에 따른 구체 회로도.7 is a concrete circuit diagram according to FIG.
제8도는 종래의 라이트 드라이브 회로 각각의 신호에 해당하는 파형도.8 is a waveform diagram corresponding to a signal of each conventional light drive circuit.
제9도는 본 발명의 실시에에 따른 라이트 드라이브 회로 각각의 신호에 해당하는 파형도.9 is a waveform diagram corresponding to a signal of each of the write drive circuits according to the embodiment of the present invention;
본 발명은 반도체 메모리 장치에 있어서, 스태틱 램에 관한 것으로, 특히 스태틱 램의 라이트 드라이브 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static RAM, and more particularly, to a write drive circuit of a static RAM.
일반적으로, 스태틱 램은 다이나믹 램에 비해 집적도가 1/4 정도이며, 비트가격이 높다고 하는 결점이 있다. 그러나, 리플레시 동작이 없고 메모리로서 동작타이밍이 용이하다는 편리함 때문에 마이크로컴퓨터나 액서스 시간과 사이클 시간을 같게 할 수 있고, 바이폴라 램과 같이 고속 동작을 실현할수 있도록 되어 있다.In general, static RAM has a drawback of being about 1/4 the density and higher bit price than dynamic RAM. However, because there is no refresh operation and the operation timing is easy as a memory, the microcomputer and the access time can be made the same as the cycle time, and high-speed operation can be realized like a bipolar RAM.
제1도는 개괄적인 스태틱 램의 구조를 나타내고 있는 도면이다.1 is a diagram showing the structure of a general static RAM.
상기 스태틱 램은 행 방향의 데이타 선에 의해 메트리스 형태로 소정의 메모리 용량을 배열한 메모리 셀 어레이부(14)와, 상기 메모리 셀 어레이부의 소정의 워드라인을 선택하는 워드라인 선택수단(12)과, 상기 메모리 셀 어레이부의 비트라인(14a,14b)에 연결되어 선행충전을 수행하는 프리차아지 회로부(10)와, 상기 비트라인과 라이트 드라이브(18)의 데이타라인(18a,18b)을 와이패스 데이타라인(16a,16b)으로 공통 연결하는 와이패스(16)부와, 상기 라이트 드라이브(18)의 데이타 라인(18a,18b)에 연결되어 상기 데이타 라인에 형성되는 두 신호를 입력으로 받아들여 증폭하는 센스증폭기(20)로 구성된다. 상기의 구성에 있어서 프리차아지 회로부(10), 메모리 셀어레이부(14), 센스 증폭기(20)의 회로 구성은 이미 공지되어 있는 사실이다. 상기 제1도에서 보는 바와 같이 상기 라이트 드라이브(18)의 제1,2데이타라인(18a,18b)과, 리이드패스의 제1,2데이타라인(16a,16b)은 와이패스(16)에 공통으로 묶여서 상기 비트라인(14a,14b)을 통해서 상기 메모리 셀 어레이부(14)의 셀을 리이드하거나 라이트 할 수 있다. 상기 라이트 동작시에는 상기 센스증폭기(20)는 디스에이블되고 상기 라이드 드라이브(18)가 인에이블되어서 하기 기술될 외부입력신호(36)의 제1,2출력(A,)이 상기 와이패스 게이트(16)를 거쳐서 셀에 라이트된다. 제2도는 상기 스태틱 램의 라이트 드라이브의 콘트롤 회로도이고, 제3도는 종래의 라이트 드라이브의 회로도이다. 상기 제2도의 라이트 드라이브를 제어하는 콘트롤 회로는 라이트 인에이블버퍼로 부터 전달되어 라이트 동작을 한정하는 라이트 인에이블 신호(22)를 반전하여 제1내부펄스(32)를 발생하는 인버터(24)와, 상기 제1내부펄스(32)에 변화를 주는 지연수단(26)과, 상기 제1내부펄스와 상기 지연수단을 거친 출력단을 각각 입력단으로 연결하는 노아(NOR)게이트(28)와, 상기 노아게이트의 출력단을 연결하여 제2내부펄스(34)를 발생시키는 인버터(30)로 구성된다. 상기 라이트 인에이블신호(22)는 로우로 인에이블 되어 있는 동안에만 상기 제1내부펄스(32)가 하이로 인에이블되어서 상기 라이트동작이 일어난다. 상기 라이트동작이 끝난 후 상기 라이트드라이브가 제1,2데이타라인(18a,18b)를 같은 하이 레벨로 이퀄라이즈시켜서 다음의 리이드동작을 준비하게 되는데 상기 리이드동작에서의 상기 제1,2데이타라인(18a,18b)의 스윙폭이 수십 mV정도로 매우 작으므로 외부의 조그만 노이즈에도 민감한 반응을 일으킨다. 상기 제3도는 종래의 라이트 드라이브(18)로서 입력버퍼로부터 발생되는 외부입력신호(36)를 반전하여 제1출력신호 A를 발생하는 제1인버터(38)와, 상기 외부입력신호(36)를 수신하여 제2출력신호 ()를 발생하는 제2,3인버터(40,42)로 구성된 디코더 수단(41)과, 데이타라인 선택신호를 출력하기 위한 데이타라인 선택수단(50)은 한 측에는 상기 제1출력신호를 수신하고 또 다른 한 측에는 상기 제1내부펄스(32)를 수신하는 제1난드게이트(44)와, 한 측에는 상기 제2출력을 수신하고 또 다른 한 측에는 상기 제1내부펄스(32)를 수신하는 제2난드게이트(46)로 이루어진다. 그리고, 상기 데이타라인 선택신호를 제1,2데이타신호로 출력시키는 활성화수단(54)의 데이타라인을 선행충전시키는 신호인 상기 제2내부펄스(34)를 각각의 게이트로 수신하는 다수개의 피형트랜지스터(55,56,57)와 상기 제1내부펄스(32)를 각각의 게이트로 수신하는 다수개의 피형트랜지스터(58,59,60)로 이루어진다. 상기 라이트 드라이브(18)는 상기 제1내부펄스(32)의 인에이블 상태가 하이인 경우에만 원하는 데이타를 셀에 라이트하고 상기 제1내부펄스(32)가 로우로 디스에이블 상태가 되면 상기 제1,2데이타라인(18a,18b)은 하이로 이퀄라이즈 즉, 프리차아지 된다. 이때, 이퀄라이즈 되는 시간을 줄이기 위해 로우 인에이블 펄스인 제2내부펄스(34)를 상기 제1,2데이타라인(18a,18b)에 연결한 피형모오스트랜지스터로 이루어진 상기 활성화수단(54)에 인가한다. 여기서, 상기 제1,2내부펄스(32,34)는 상기 제2도의 라이트드라이브 콘트롤 회로에 의해서 만들어 진다. 한편, 라이트 리커버리란, 라이트동작을 하다가 바로 이어서 리이드 동작을 하는 경우를 말하며 흔히 RMW(read modified write)라고도 한다.The static RAM comprises a memory cell array unit 14 in which predetermined memory capacities are arranged in a matrix form by data lines in a row direction, word line selecting means 12 for selecting a predetermined word line in the memory cell array unit; And a precharge circuit 10 connected to the bit lines 14a and 14b of the memory cell array unit to perform precharging, and the data lines 18a and 18b of the bit line and the write drive 18. Wi-pass 16 unit commonly connected to the data lines 16a and 16b, and two signals connected to the data lines 18a and 18b of the write drive 18 and formed on the data line are received and amplified. It consists of a sense amplifier (20). In the above configuration, the circuit configurations of the precharge circuit unit 10, the memory cell array unit 14, and the sense amplifier 20 are already known. As shown in FIG. 1, the first and second data lines 18a and 18b of the write drive 18 and the first and second data lines 16a and 16b of the lead pass are common to the wipath 16. The cells of the memory cell array unit 14 may be read or written through the bit lines 14a and 14b. In the write operation, the sense amplifier 20 is disabled and the ride drive 18 is enabled so that the first and second outputs A and A of the external input signal 36 to be described below. ) Is written to the cell via the Wipass gate 16. 2 is a control circuit diagram of the light drive of the static RAM, and FIG. 3 is a circuit diagram of a conventional light drive. The control circuit for controlling the light drive of FIG. 2 includes an inverter 24 which is transmitted from the light enable buffer and inverts the light enable signal 22 defining the light operation to generate the first internal pulse 32. A delay means 26 for changing the first internal pulse 32, a NOR gate 28 for connecting the first internal pulse and an output terminal having passed through the delay means to an input terminal, and the noah The inverter 30 is connected to the output terminal of the gate to generate the second internal pulse 34. The write operation occurs because the first internal pulse 32 is enabled high only while the write enable signal 22 is enabled low. After the write operation is finished, the write drive prepares the next lead operation by equalizing the first and second data lines 18a and 18b to the same high level. Since the swing width of 18a, 18b) is very small, about tens of mV, it is sensitive to external noise. 3 shows a first inverter 38 generating a first output signal A by inverting an external input signal 36 generated from an input buffer as a conventional write drive 18, and the external input signal 36. Receiving the second output signal ( Decoder means 41 comprising second and third inverters 40 and 42 and a data line selecting means 50 for outputting a data line selection signal receive the first output signal on one side, and A first NAND gate 44 which receives the first internal pulse 32 on the other side, and a second NAND that receives the second output on the other side and the first internal pulse 32 on the other side It consists of a gate 46. A plurality of shaped transistors for receiving the second internal pulses 34, which are signals for precharging the data lines of the activating means 54 for outputting the data line selection signals as first and second data signals, to respective gates. And a plurality of typed transistors 58, 59, and 60 for receiving 55, 56, 57 and the first internal pulse 32 at their respective gates. The write drive 18 writes the desired data to the cell only when the enable state of the first internal pulse 32 is high, and when the first internal pulse 32 becomes low, The two data lines 18a and 18b are high equalized, i.e., precharged. At this time, in order to reduce the time to be equalized, a second internal pulse 34, which is a low enable pulse, is applied to the activating means 54 made of a type MOS transistor connected to the first and second data lines 18a and 18b. do. Here, the first and second internal pulses 32 and 34 are made by the light drive control circuit of FIG. Meanwhile, the write recovery refers to a case in which the read operation is performed immediately after the write operation, and is often referred to as RMW (read modified write).
상기 라이트동작시에는 상기 제1,2데이타신호가 전원전압(54a,54b), 접지전압(53a,54b)으로 풀 스윙(full swing)을 하며 리이드동작시에는 수십 mV정도의 스몰스윙(small swing)을 한다. 이하 상기 RMW 동작을 부연설명하자면, 라이트동작시 메모리셀어레이부(14)에 라이트하는 데이타인 제1,2출력(A,)은 상기 제1내부펄스(32)가 하이로 인에이블되어 있는 동안만 상기 제1,2데이타신호는 상기 메모리 셀 어레이(14)에 라이트된다. 그리고, RMW시 상기 제1내부펄스(32)가 로우로 디스에이블되는 순간을 감지해서 제2내부펄스(34)의 로우로 인에이블펄스가 만들어진다. 이는 상기 활성화수단(54)으로 입력되어 상기 제1,2데이타신호를 하이로 이퀄라이즈(equalize)시켜준다. 이와같이, 상기 제2내부펄스(34)에 의해서 상기 제1,2데이타신호를 하이로 이퀄라이즈시키는 이유는 리이드동작이 시작되기 전에 미리 상기 제1,2데이타라인(18a,18b)를 같은 레벨로 프리차아지시켜서 리이드동작이 진행될때 속도의 지연없이 원할한 동작을 할 수 있도록 하기 위함이다. 특히, 칩이 고주파수로 동작할수록 RMW동작에 있어서 상기 프리차아지의 역할은 더욱 중요해진다.In the write operation, the first and second data signals perform a full swing with the power supply voltages 54a and 54b and the ground voltages 53a and 54b. ) Hereinafter, the RMW operation will be described in detail. The first and second outputs A, which are data to be written to the memory cell array unit 14 during the write operation, will be described. The first and second data signals are written to the memory cell array 14 only while the first internal pulse 32 is enabled high. In addition, when RMW senses the moment when the first internal pulse 32 is turned low, the enable pulse is made low by the second internal pulse 34. This is input to the activating means 54 to equalize the first and second data signals high. As such, the reason for equalizing the first and second data signals high by the second internal pulses 34 is that the first and second data lines 18a and 18b are set to the same level before the lead operation starts. This is for precharging so that smooth operation can be performed without any delay in the speed of the lead operation. In particular, as the chip operates at a high frequency, the role of the precharge in RMW operation becomes more important.
하지만, 상기 제1,2데이타신혼느 상기 제1,2출력신호(A,)에 커플링관계로 이루어져 있으므로 상기 RMW시에 제1,2데이타라인(18a,18b)이 이퀄라이즈되는 시점에서 외부입력신호(36)의 변화에 의한 상기 제1,2출력(A,)의 변화로 상기 제1,2데이타라인(18a,18b)에 커플링노이즈(coupling noise)가 발생한다. 제8도의 (8B)의 (1)은 상기 제1내부펄스에 의한 커플링노이즈로 인하여 상기 제1,2데이타 신호에 전압의 미세한 차이가 발생되는 문제점이 있다. 또한, 제2내부펄스(34)가 하이로 디스에이블될때 상기 제1,2데이타라인(18a,18b)에 각각 상기와 같은 커플링이 발생한후 상기 제1,2데이타라인(18a,18b)은 커플링이전의 전압레벨로 방전되며 상게 제1,2출력(A,)이 서로 다른 전원이므로 상기 제1,2데이타신호의 방전 폭의 크기가 달라져 상기 제2내부펄스(34)에 의해서도 상기 커플링노이즈가 발생하는 문제점이 발생한다. 제8도 (8b)의 (2)는 상기 제1,2데이타라인(18a,18b)의 이퀄라이즈가 깨지면서 방전하기 때문에 발생하는 전압차이를 도시한다. 제8도(8a)는 종래의 각각의 신호들의 파형을 도시하고 있다. 따라서, 상기 커플링노이즈는 리이드동작시 속도지연의 문제 뿐만 아니라 칩의 오동작을 일으킬 수 있다.However, the first and second data signals are the first and second output signals A, ) Is coupled to the first and second outputs A and A by the change of the external input signal 36 at the time when the first and second data lines 18a and 18b are equalized at the time of Coupling noise occurs in the first and second data lines 18a and 18b due to the change of. (1) of (8B) of FIG. 8 has a problem in that a slight difference in voltage occurs in the first and second data signals due to coupling noise caused by the first internal pulse. In addition, when the second internal pulse 34 is disabled, the first and second data lines 18a and 18b are generated after the above coupling occurs in the first and second data lines 18a and 18b, respectively. It discharges to the voltage level before the coupling, and the first and second outputs (A, Since the power supplies are different from each other, the magnitude of the discharge width of the first and second data signals is changed, and thus the coupling noise is generated by the second internal pulse 34. (2) of FIG. 8 (b) shows the voltage difference which occurs because the equalization of the first and second data lines 18a and 18b is broken and discharged. FIG. 8A shows the waveform of each of the conventional signals. Accordingly, the coupling noise may cause chip malfunction as well as a problem of speed delay during lead operation.
따라서, 본 발명의 목적은 칩이 라이트동작을 하다가 바로 이어서 리이드동작을 하는 경우에 원할한 상기 리이드동작을 하는 라이트드라이브회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a write drive circuit for performing the lead operation smoothly when the chip performs the read operation immediately following the read operation.
본 발명의 다른 목적은 제1데이타라인(18a)과 제2데이타라인(18b)의 전압레벨을 일치시켜 프리차이지하는 라이트드라이브 회로를 제공함에 있다.Another object of the present invention is to provide a write drive circuit which precharges the voltage level of the first data line 18a and the second data line 18b by matching them.
본 발명의 또 다른 목적은 칩이 라이트동작을 하다가 바로 이어서 리이드동작을 하는 경우에 발생하는 칩의 오동작을 줄이는 라이트드라이브 회로를 제공함에 있다.It is still another object of the present invention to provide a write drive circuit which reduces a malfunction of a chip that occurs when a chip performs a write operation, followed immediately by a read operation.
본 발명의 또 다른 목적은 칩이 라이트동작을 하다가 바로 이어서 리이드동작을 하는 경우에 발생하는 속도의 지연을 제거하는 라이트드라이브 회로를 제공함에 있다.It is still another object of the present invention to provide a write drive circuit that eliminates a delay in speed that occurs when a chip performs a write operation, followed immediately by a read operation.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제1차출력신호와 수신되는 내부펄스를 조합하여 제1데이타신호와 커플링관계가 없는 제3출력신호를 생성하고, 상기 제2차출력신호와 수신되는 상기 내부펄스를 조합하여 제2데이타신호와 커플링관계가 없는 제4출력신호를 생성하는 제1,2멀티플렉스와 상기 제3출력신호와 수신되는 내부펄스를 조합하여 메모리 셀 어레이의 셀을 리이드하거나 라이트하는 제1데이타신호를 생성하고, 상기 제4출력신호와 수신되는 상기 내부펄스를 조합하여 상기 데이타신호와 상보된 제2데이타신호를 생성하는 제3,4멀티플렉서를 가지는 것을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, by combining the first output signal and the received internal pulse to generate a third output signal having no coupling relationship with the first data signal, the second difference The first and second multiplexes which combine an output signal and the received internal pulses to generate a fourth output signal having no coupling relationship with a second data signal, and a combination of the internal pulses that are received with the third output signal are combined with each other. A third and fourth multiplexers for generating a first data signal for reading or writing cells in an array, and for generating a second data signal complementary to the data signal by combining the fourth output signal and the received internal pulses; It is characterized by.
또한, 제1출력신호와 수신되는 내부펄스를 조합하여 제1데이타신호와 커플링관계가 없는 제3출력신호를 생성하고, 상기 제2출력신호와 수신되는 상기 내부펄스를 조합하여 제2데이타신호와 커플링관계가 없는 제4출력신호를 생성하는 제1,2멀티플렉스와 상기 제3출력신호를 입력단으로 수신하여 메모리 셀 어레이의 셀을 리이드하거나 라이트하는 제1데이타신호를 생성하고, 상기 제4출력신호를 입력단으로 수신하고 상기 제1데이타신호와 상보된 제2데이타신호를 생성하는 제1,2게이트수단을 가지는 것을 특징으로 한다.In addition, the first output signal and the received internal pulses are combined to generate a third output signal having no coupling relation with the first data signal, and the second output signal is combined with the received internal pulses. Receiving the first and second multiplexes generating a fourth output signal having no coupling relationship with the third output signal, and generating a first data signal leading or writing a cell of the memory cell array by receiving the third output signal at an input terminal, And first and second gate means for receiving an output signal at an input terminal and generating a second data signal complementary to the first data signal.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings.
제4도는 본 발명의 실시예에 따른 라이드 드라이브 회로의 블럭도이며, 제5도는 제4도의 구체 회로도이다. 상기 라이트 드라이브의 블럭도는 제1출력신호(A)및 제1내부펄스(32)를 수신하는 제1PMUX(50)과 상기 PMUX(50)의 제3출력신호() 및 제1내부펄스(32)를 수신하여 제1데이타신호를 출력하는 제2PUMX(50a)와, 상기 제2출력()및 제1내부펄스(32)를 수신하는 제3PUMX(50b)와 상기 PUMX(50b)의 제4출력신호 (B) 및 제1내부펄스(3)를 수신하여 제2데이타신호를 출력하는 제4PUMX(50c)를 구비한다. 상기에서의 PUMX 의 동작은 제4도(4b)에서 처럼 만약 신호 E가 인에이블되었을 경우 출력 G의 레벨은 입력신호 F의 레벨이거나 그 상보된 레벨이 설정되며, 만약 상기 신호 E가 디스에이블되었을 경우 출력 G는 0이거나 1이 설정된다.4 is a block diagram of a ride drive circuit according to an exemplary embodiment of the present invention, and FIG. 5 is a detailed circuit diagram of FIG. The block diagram of the write drive includes a first output signal A and a first output signal A of the PMUX 50 and the first PMUX 50 and the first internal pulse 32. ) And a second PUMX 50a for receiving a first internal pulse 32 and outputting a first data signal, and the second output ( And a third PUMX 50b receiving the first internal pulse 32, a fourth output signal B of the PUMX 50b, and a first internal pulse 3, and outputting a second data signal. 4PUMX 50c is provided. In the above operation of the PUMX, as shown in FIG. 4B, if the signal E is enabled, the level of the output G is the level of the input signal F or its complementary level is set, and if the signal E is disabled If output G is 0 or 1 is set.
제5도(5a,5b)는 상기 제4도의 블럭도에 대한 상세한 회로도를 도시한다. 상기 개선된 데이타라인 선택수단과 활성화수단은 상기 제5도(5a)에서 처럼 한 측에는 상기 제1출력(a)을 다른 한 측에는 상기 제1내부 펄스(32)를 수신하여 제3출력신호()를 출력하는 제1난드게이트(51)와, 한 측에는 상기 제3출력신호()를 수신하고 다른 한 측에는 제1내부펄스(32)를 수신하여 제1데이타신호를 출력하는 제2난드게이트(53)와, 한 측에는 제2출력()를 수신하고 다른 한 측에는 제1내부펄스(32)를 수신하여 제4출력신호(B)를 출력하는 제3난드게이트(52)와 한 측에는 상기 제4출력신호(B)를 수신하고 다른 한측에는 상기 제1내부펄스(32)를 수신하여 제2데이타신호를 출력하는 제4난드게이트(54)로 이루어진다.5 (5a, 5b) shows a detailed circuit diagram of the block diagram of FIG. The improved data line selection means and activation means receive the first output pulse a on one side and the first internal pulse 32 on the other side as shown in FIG. 5A. And a first NAND gate 51 for outputting the third output signal ) And a second NAND gate 53 for receiving a first internal pulse 32 and outputting a first data signal on the other side, and a second output (1) on the other side. ) And a third NAND gate 52 for receiving a first internal pulse 32 on the other side and outputting a fourth output signal B, and receiving the fourth output signal B on one side and the other side. And a fourth NAND gate 54 which receives the first internal pulse 32 and outputs a second data signal.
제5도(5b)는 한 측에는 상기 제1출력(A)을 다른 한 측에는 인버터 (57)로 반전된 상기 제1내부펄스(32)를 수신하여 제3출력신호()를 출력하는 제1노아게이트(55)와, 한 측에는 상기 출력()를 수신하고 다른 한 측에는 제1내부펄스(32)를 수신하여 제1데이타신호를 출력하는 제1난드게이트(58)와, 한 측에는 상기 제2출력()를 수신하고 다른 한 측에는 인버터(57)로 반전된 제1내부펄스(32)를 수신하여 제4출력신호(B)를 출력하는 제2노아게이트(56)와 한 측에는 상기 출력(B)를 수신하고 다른 한측에는 상기 제1내부펄스(32)를 수신하여 제2데이타신호를 출력하는 제2난드게이트(59)로 이루어진다.5B receives the first output pulse 32 inverted by the first output A on one side and the inverter 57 on the other side, and receives a third output signal ( A first noble gate 55 for outputting the same, and the output ) And a first NAND gate 58 for receiving a first internal pulse 32 on the other side and outputting a first data signal, and on the other side the second output ( ) And a second NOR gate 56 for receiving the first internal pulse 32 inverted by the inverter 57 on the other side and outputting a fourth output signal B, and the output B on one side. A second NAND gate 59 which receives the first internal pulse 32 and outputs a second data signal is received on the other side.
이어, 제6도는 본 발명에 따른 또 다른 실시예로서 상기 제1출력(A) 및 제1내부펄스(32)를 수신하는 제1PUMX(51)와 상기 제1PUMX(51)의 제3출력신호()을 수신하여 제1데이타신호를 출력하는 제1게이트수단(51a)과, 상기 제2출력신호() 및 제1내부펄스(32)를 수신하는 제2PUMX(51b)와 상기 PUMX(51b)의 제4출력신호(B)을 수신하여 제2데이타 신호를 출력하는 제2게이트수단(51c)을 구비한다. 상기 제1,2게이트 수단의 동작은 공지된 사실이다.Next, FIG. 6 illustrates a first output signal of the first PUMX 51 and the third output signal of the first PUMX 51 as another embodiment according to the present invention, which receives the first output A and the first internal pulse 32. First gate means (51a) for receiving the first data signal and the second output signal ( And a second PUMX 51b for receiving the first internal pulse 32 and a second gate means 51c for receiving the fourth output signal B of the PUMX 51b and outputting a second data signal. do. The operation of the first and second gate means is a known fact.
제7도는 제6도에 따른 구체 회로도이다. 제7도(7a)는 상기 제1출력(A)이 게이트로 수신되고 드레인은 전원전압과 연결되는 제1피형모오스트랜지스터(72)와, 드레인은 상기 피형모오스트랜지스터(72)의 소오스와 연결되고 게이트는 인버터(71)에 의해 반전된 제1내부펄스(32)가 수신되고 소오스는 제1데이타라인(18a)에 연결되는 제2피형모오스트랜지스터(73)와, 드레인은 상기 제2피형모오스트랜지스터(73)의 소오스와 연결되고 게이트는 상기 제1내부펄스(32)가 수신되는 제1엔형모오스트랜지스터(74)와, 드레인은 상기 제1엔형모오스트랜지스터(74)의 소오스와 연결되고 게이트는 상기 제1출력(A)가 수신되고 드레인은 접지전압에 연결되는 제2엔형모오스트랜지스터(75)와, 드레인은 전원전압과 연결되고 게이트는 제2출력()가 수신되는 제3피형모오스트랜지스터(76)와, 드레인은 상기 제3피형모오스트랜지스터(76)의 소오스와 연결되고 게이트는 인버터(71)에 반전된 제1내부펄스(32)가 수신되고 소오스는 제2데이타신호에 연결되는 제4피형모오스트랜지스터(77)와, 드레인은 상기 제4피형모오스트랜지스터의 소오스와 연결되고 게이트는 상기 제1내부펄스가 수신되는 제3엔형모오스트랜지스터(78)와, 드레인은 상기 제3엔형모오스트랜지스터(78)의 소오스와 연결되고 게이트는 상기 제2출력 ()가 수신되는 소오스는 접지전압에 연결된다.7 is a detailed circuit diagram according to FIG. FIG. 7A illustrates a first type MOS transistor 72 in which the first output A is received as a gate and a drain is connected to a power supply voltage, and a drain is connected to a source of the type MOS transistor 72. The second type morph transistor is connected to the first data line (18a), the gate is received the first internal pulse 32 inverted by the inverter 71, the drain is the second type morph transistor A first NMOS transistor 74 to which the first internal pulse 32 is received, a drain thereof is connected to a source of the first NMOS transistor 74, and a gate thereof is connected to the source of the first NMOS transistor 74; A second NMOS transistor 75 having a first output A and a drain connected to a ground voltage, a drain connected to a power supply voltage, and a gate connected to a second output ( ) Is received and the drain is connected to the source of the third type MOS transistor 76 and the gate is inverted to the inverter 71, the first internal pulse 32 is received and source Is a fourth type MOS transistor 77 connected to a second data signal, a drain is connected to a source of the fourth type MOS transistor, and a gate thereof is a third type MOS transistor 78 at which the first internal pulse is received; And a drain is connected to a source of the third NMOS transistor 78 and a gate is connected to the second output ( The source where) is received is connected to the ground voltage.
제7도(7b)에서 게이트는 상기 제1출력(A)이 수신되고 드레인은 전원전압과 연결되는 제1피형모오스트랜지스터(80)와, 게이트는 제1내부펄스가 수신되고 소오스는 상기 제1피형모오스트랜지스터(80)의 소오스와 연결되고 드레인은 전원전압에 연결되는 제2피형모오스트랜지스터(83)와, 베이스는 상기 제2피형모오스트랜지스터(83)의 소오스에 연결되고 에미터는 전원전압에 연결되고 컬렉터는 제1데이타신호(18a)가 출력되는 제1바이폴라트랜지스터(84)와, 드레인은 상기 제1바이폴라트랜지스터(84)의 컬렉터와 연결되고 게이트는 상기 제1내부펄스(32)가 수신되는 제1엔형모오스트랜지스터(85)와, 게이트는 상기 제1내부펄스(32)가 수신되고 드레인은 상기 제1피형모스트랜지스터(80)의 소오스와 연결되는 제2엔형모오스트랜지스터(81)와, 드레인은 상기 제2엔형모오스트랜지스터(81)의 소오스와 연결되고 게이트는 상기 제1출력(A)이 수신되고 소오스는 접지전압에 연결되는 제3엔형모오스트랜지스터(82)와, 드레인은 상기 제1엔형모오스트랜지스터(85)의 소오스와 상기 제1데이타가신호가 수신되고 게이트는 상기 제1내부펄스(32)가 수신되고 소오스는 접지전압과 연결되는 제4엔형모오스트랜지스터(86)으로 이루어지며, 게이트는 상기 제2출력()이 수신되고 드레인은 전원전압과 연결되는 제3피형모오스트랜지스터(87)와, 게이트는 제1내부펄스(32)가 수신되고 소오스는 상기 제3피형모오스트랜지스터(87)의 소오스와 연결되고 드레인은 전원전압에 연결되는 제4피형모오스트랜지스터(90)와, 베이스는 상기 제4피형모오스틀내지스터(90)의 소오스에 연결되고 에미터는 전원전압에 연결되고 컬렉터는 제2데이타신호(18b)가 출력되는 제2바이폴라트랜지스터(91)와, 드레인은 상기 제2바이폴라트랜지스터(91)의 컬렉터와 연결되고 게이트는 상기 제1내부펄스(32)가 수신되는 제5엔형모오스트랜지스터(92)와, 게이트는 상기 제1내부펄스(32)가 수신되고 드레인은 상기 제3피형모스틀내지스터(87)의 소오스와 연결되는 제6엔형모오스트랜지스터(88)와, 드레인은 상기 제6엔형모오스틀내지스터(88)의 소오스와 연결되고 게이트는 상기 제2출력()가 수신되고 소오스는 접지전압에 연결되는 제7엔형모오스트랜지스터(89)와, 드레인은 상기 제7엔형모오스트랜지스터(89)의 소오스와 상기 제2데이타시호(18b)가 수신되고 게이트는 상기 제1내부펄스(32)가 수신되고 소오스는 접지전압과 연결되는 제8엔형모오스트랜지스터(93)으로 이루어진다. 제7도(7c)는 한 측에는 상기 제1출력(A)을 다른 한 측에는 제1인버터(62)로 반전된 상기 제1내부펄스(32)를 수신하여 제3출력신호()를 출력하는 제1노아게이트(60)와, 상기 출력()를 반전하여 제1데이타신호를 출력하는 제2인버터(63)와, 한측에는 상기 제2출력()를 수신하고 다른 한 측에는 인버터(62)로 반전된 제1내부펄스(32)를 수신하여 제4출력신호(B)를 출력하는 제2노아게이트(61)와 상기 출력(B)를 반전하여 제2데이타신호를 출력하는 제3인버터(64)로 이루어진다.In FIG. 7B, a first type Morse transistor 80 receives a gate of the first output A, a drain thereof is connected to a power supply voltage, a gate receives a first internal pulse, and a source of the first type A. A second type MOS transistor 83 connected to a source of the morphological transistor transistor 80 and a drain thereof is connected to a power supply voltage, a base connected to a source of the second type MOS transistor 83 and an emitter connected to a power supply voltage And a collector is connected to a first bipolar transistor 84 to which a first data signal 18a is output, a drain is connected to a collector of the first bipolar transistor 84, and a gate is received at the first internal pulse 32. A first N-type MOS transistor 85, a gate of which the first internal pulse 32 is received, and a drain of the second N-type MOS transistor 81 connected to a source of the first type morph transistor 80; Is the second yen type hair A third N-type MOS transistor 82 connected to a source of a transistor 81, a gate of which is received with the first output A, and a source connected to a ground voltage, and a drain of the first N-type MOS transistor 85; The source of the first data and the first signal is received, the gate is the first internal pulse 32 is received and the source is a fourth N-type transistor transistor 86 connected to the ground voltage, the gate is the second output ( ) Is received and the drain is connected to the power supply voltage, the third type MOS transistor 87, the gate is received the first internal pulse 32, the source is connected to the source of the third type MOS transistor 87 and drain Is connected to the source of the fourth type Morse transistor 90, the base is connected to the source of the fourth type Morse-gistor 90, the emitter is connected to the power supply voltage and the collector is the second data signal (18b) The second bipolar transistor 91 is outputted, the drain is connected to the collector of the second bipolar transistor 91 and the gate is the fifth N-type MOS transistor 92, the first internal pulse 32 is received, A gate receives a first internal pulse 32, a drain connected to a source of the third type MOSFET, 87, and a drain connected to a source of the sixth NMOS transistor 87. The source and kite of the stud 88 And the gate is the second output ( ) Is received, the source is connected to the ground voltage, the seventh type MOS transistor 89, the drain is received the source of the seventh type MOS transistor 89 and the second data signal (18b) and the gate is the second One internal pulse 32 is received and the source is composed of an eighth type MOS transistor 93 connected to the ground voltage. In FIG. 7C, the first internal pulse 32 inverted by the first output A on one side and the first inverter 62 on the other side receives a third output signal ( And a first NOR gate 60 for outputting the ) Is a second inverter 63 for outputting a first data signal, and on one side the second inverter 63 ) And on the other side, receives the first internal pulse 32 inverted by the inverter 62 and inverts the second NOR gate 61 which outputs the fourth output signal B and the output B. And a third inverter 64 for outputting a second data signal.
제7도(7d)는 한 측에 상기 제1출력(A)을 다른 한 측에는 상기 제1내부펄스(32)를 수신하는 제1난드게이트(65)와, 상기 제1난드게이트(65)의 출력을 반전하여 제3출력신호를 출력하는 제1인버터(67)과 상기 출력()를 반전하여 제1데이타신호를 출력하는 제2인버터(69)와, 한 측에는 상기 제2출력()를 수신하고 다른 한 측에는 제1내부펄스(32)를 수신하는 제2난드게이트(66)와 상기 제2난드게이트(66)의 출력을 반전하여 제4출력신호(B)를 출력하는 제1인버터(68)와 상기 출력(B)를 반전하여 제2데이타신호를 출력하는 제2인버터(70)로 이루어진다.7d shows a first NAND gate 65 which receives the first output A on one side and the first internal pulse 32 on the other side, and the first NAND gate 65 of FIG. A first inverter 67 for outputting a third output signal by inverting the output and the output ( ) Is a second inverter 69 for outputting a first data signal, and the second output ) And a second NAND gate 66 receiving the first internal pulse 32 on the other side and a first inverting output of the second NAND gate 66 to output a fourth output signal B. Inverter 68 and the second inverter 70 for outputting the second data signal by inverting the output (B).
상기한 바와 같은 본 발명에 따르면 상기 제1,2데이타신호와 커플링 관계가 없는 상기 제3,4출력(, B)는 RMW시의 상기 제1내부펄스(32)가 하이로 디스에이블되어 리이드동작을 준비할때 상기 출력(, B)은 항상 같은 전압이며 변형을 하지 않으므로 상기 제1,2데이타신호가 이퀄라이즈하는데 있어서 노이즈에 영향을 받지 않는 효과가 있다. 제8도는 종래의 라이트 드라이브와 관련된 신호의 파형도이고, 제9도는 본 발명의 실시예에 해당하는 전술한 신호들의 파형도를 도시한다. 상기 제9도(9b)는 상기 제1,2데이타신호가 노이즈에 영향을 받지않고 일치된 전압특성을 도시한다.According to the present invention as described above, the third and fourth outputs having no coupling relationship with the first and second data signals ( , B) is the output (when the first internal pulse 32 at the time of RMW is disabled high to prepare for lead operation; , B) is always the same voltage and does not deform, so that the first and second data signals are not affected by noise in equalizing. 8 is a waveform diagram of a signal related to a conventional light drive, and FIG. 9 is a waveform diagram of the above-described signals corresponding to the embodiment of the present invention. 9B shows the voltage characteristics of which the first and second data signals are matched without being affected by noise.
또한, 또 다른 실시예인 제7도에서의 상기 제1,2출력(A,)은 상기 제1,2데이타출력신호와 커플링관계가 아니므로 상기 제1,2데이타출력신호가 이퀄라이즈하는데 있어서 노이즈에 영향을 받지 않는 효과가 있다.In addition, the first and second outputs A and 7 of FIG. ) Is not coupled to the first and second data output signals, so that the first and second data output signals are not affected by noise in equalizing.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015399A KR0149587B1 (en) | 1995-06-12 | 1995-06-12 | Low noise write drive circuit for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015399A KR0149587B1 (en) | 1995-06-12 | 1995-06-12 | Low noise write drive circuit for semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
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| KR970003245A KR970003245A (en) | 1997-01-28 |
| KR0149587B1 true KR0149587B1 (en) | 1998-12-01 |
Family
ID=19416879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950015399A KR0149587B1 (en) | 1995-06-12 | 1995-06-12 | Low noise write drive circuit for semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0149587B1 (en) |
-
1995
- 1995-06-12 KR KR1019950015399A patent/KR0149587B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003245A (en) | 1997-01-28 |
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