KR950002026B1 - Cell current reduction curcuit of memory device - Google Patents
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Abstract
Description
제1도는 종래의 셀 전류 감소회로로 구성된 SRAM 도해도.1 is a schematic diagram of an SRAM composed of a conventional cell current reduction circuit.
제2a도 내지 e도는 종래의 셀 전류 감소회로로 구성된 SRAM에서의 회로동작에 대한 각 신호파형도.2A to 2E are respective signal waveform diagrams for circuit operation in an SRAM composed of a conventional cell current reduction circuit.
제3도는 본 발명의 셀 전류 감소회로로 구성된 SRAM 도해도.3 is a schematic diagram of an SRAM composed of the cell current reduction circuit of the present invention.
제4a도 내지 e도는 본 발명의 셀 전류 감소회로로 구성된 SRAM에서의 회로동작에 대한 각 신호파형도.4A to E are respective signal waveform diagrams for circuit operation in an SRAM composed of a cell current reduction circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 입력회로 2 : 어드레스 버퍼회로1: input circuit 2: address buffer circuit
3, 9 : 프리디코더회로 4 : X-디코더회로3, 9 predecoder circuit 4 X-decoder circuit
5, 8 : 메모리 셀 어레이 6 : PWL 신호발생기5, 8: memory cell array 6: PWL signal generator
7 : EQ 신호발생기 10 : 지연기7: EQ Signal Generator 10: Delay
본 발명은 반도체 메모리 장치인 SRAM(Static Random Access Memory)에서 저소비전류를 얻기 위한 회로에 관한 것이며, 특히, 빠른 동작속도를 가진 저소비전류를 얻기 위한 개선된 셀 전류 감소회로에 관한 것이다.The present invention relates to a circuit for obtaining a low current consumption in a static random access memory (SRAM), a semiconductor memory device, and more particularly to an improved cell current reduction circuit for obtaining a low current consumption with a high operating speed.
일반적으로, SRAM에 있어서, 저소비전류를 얻기 위해서는 ATD방법(ADDRESS TRANSITION DETECTION)에 의해 어드레스가 변화하였을때, 짧은 펄스를 만들어 이 펄스로 내부회로를 동작시켜 소비전류를 적게 흐르게 하였다.In general, in order to obtain a low current consumption in SRAM, when the address is changed by the ATD method (ADDRESS TRANSITION DETECTION), a short pulse is generated and the internal circuit is operated by this pulse so that the current consumption is low.
즉, 상기 ATD 펄스를 이용하여 워드라인을 턴온시키고 나서 일정기간동안 온상태를 유지시킨 후, 다시 워드라인을 턴오프시켜 판독동작이 완료된 후에 셀에 흐르는 전류를 감소시켰다. 그러나 상기 종래의 방식에 있어서는, 입력개시 시간부터 워드라인이 작동되는 시간까지가 많이 소요되므로 빠른속도를 얻을 수 없는 문제점이 있었다.That is, after the word line is turned on using the ATD pulse, the word line is turned on for a predetermined period of time, and then the word line is turned off again to reduce the current flowing in the cell after the read operation is completed. However, in the conventional method, it takes a long time from the input start time to the time that the word line is operated, so there is a problem that a fast speed cannot be obtained.
따라서, 본 발명은 상기 종래의 방식의 문제점을 제거하여, 입력으로부터 들어오는 신호를 직접 워드라인의 선택에 사용하여, 메모리소자의 속도를 빠르게 한 개선된 셀 전류 감소회로를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide an improved cell current reduction circuit which speeds up a memory device by eliminating the problems of the conventional method, and directly using a signal coming from an input for selecting a word line. .
상기 목적을 달성하기 위해 본 발명은, 메모리 장치의 셀 전류 감소회로에 있어서, 입력회로(1)과, 상기 입력회로(1)의 신호를 수신하는 어드레스 버퍼회로(2)와, 한단자에서는 상기 어드레스 버퍼회로(2)의 출력을 수신하며, 다른 한단자에서는 신호P를 수신하는 낸드게이트(NAND) 및 인버터(INV)로 구성된 프리디코더회로(9)와, 상기 프리디코더회로(9)의 출력을 수신하며, 워드라인을 선택하기 위한 X-디코더회로(4)와, 상기 X-디코더회로(4)로부터의 신호에 의해 워드라인이 선택되며, 다수의 메모리 셀을 구비하는 메모리 셀 어레이회로(8)와, 상기 메모리 셀 어레이회로(8)로부터의 신호를 지연시켜 프리-디코더회로(9)의 낸드게이트(NAND)의 한단자에 신호P를 인가하는 지연기(10)를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a cell current reduction circuit of a memory device, comprising: an input circuit (1), an address buffer circuit (2) for receiving a signal of the input circuit (1), Receives the output of the address buffer circuit 2, and at the other terminal, a signal A predecoder circuit 9 composed of a NAND gate NAND and an inverter INV for receiving P, and an X-decoder circuit 4 for receiving an output of the predecoder circuit 9 and selecting a word line. And a word line is selected by a signal from the X-decoder circuit 4, and a memory cell array circuit 8 having a plurality of memory cells and a signal from the memory cell array circuit 8 are delayed. Signal to one terminal of the NAND gate of the pre-decoder circuit 9 It characterized in that it comprises a retarder 10 for applying P.
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with the accompanying drawings.
제1도는 종래의 SRAM에서, 셀 전류 감소회로를 도시하고 있다. 그 구성을 살펴보면, 입력회로(1)와, 상기 입력회로(1)로부터의 출력을 수신하는 어드레스 버퍼회로(2)와, 상기 어드레스 버퍼회로(2)의 출력을 수신하며, 낸드게이트(NAND) 및 인버터(INV)로 구성된 프리디코더회로(3)와, 상기 프리디코더회로(3)의 출력을 입력으로 받아 워드라인을 선택하는 X-디코더회로(4)와, 상기 입력회로(1)로부터의 신호를 수신하여 어드레스가 변할때마다 일정한 폭을 가진 원슛펄스(one shot pulse, EQ)를 생성하는 EQ 신호발생기(7)와, 상기 신호(EQ)를 수신하여 워드라인을 온시키고 일정기간후에 다시 오프시켜 셀에 흐르는 전류를 감소시키며, EQ신호의 초기변화를 입력으로 받아 일정한 폭을 가지는 신호(PWL)를 생성하는 PWL 신호발생기(6)와, m개의 횡과 n개의 열로 구성된 셀과, 비트라인(BIT,)을 예비충전시키는데 사용되는 N채널트랜지스터(N1내지 N1n및 N2내지 N2n)로 구성된 메모리 셀 어레이(5)를 포함하고 있다.1 shows a cell current reduction circuit in a conventional SRAM. Looking at the configuration, the input circuit 1, the address buffer circuit 2 for receiving the output from the input circuit 1, the output of the address buffer circuit 2 receives the NAND gate (NAND) And a pre-decoder circuit 3 composed of an inverter INV, an X-decoder circuit 4 for receiving a output of the pre-decoder circuit 3 as an input, and selecting a word line from the input circuit 1; The EQ signal generator 7 generates a one shot pulse (EQ) having a constant width whenever the address is changed by receiving a signal, and the signal (EQ) is received to turn on the word line and turn off again after a certain period of time. A PWL signal generator 6 which generates a signal PWL having a constant width by receiving an initial change of the EQ signal as an input, a cell composed of m rows and n columns, and a bit line. (BIT, ) Is a memory cell array 5 composed of N-channel transistors N 1 to N 1n and N 2 to N 2n .
여기서, 메모리 셀 어레이(5)에 있어서, 부호(Y1내지 Yn)는 열을 선택하기 위한 신호를 나타내며, 상기 신호는 비트라인(BIT,)의 데이타를 N채널트랜지스터(N11내지 N11n및 N12내지 N12n)를 거쳐 데이타 비트라인(DB,)으로 전달시키는데 사용되며, Y1은 메모리 셀 어레이(5)에서 제1열을 나타내며, Yn은 최종열을 나타낸다.Here, in the memory cell array 5, the symbols Y 1 to Y n represent a signal for selecting a column, and the signal is a bit line (BIT, ) Through the N-channel transistors (N 11 to N 11n and N 12 to N 12n ) and the data bit line (DB, Y 1 represents the first column in the memory cell array 5 and Y n represents the final column.
또한 여기에서 주지해야 할 점은, 제1열에서 셀에 연결된 워드라인을 A로 나타내고, 최종열에서 셀에 연결된 워드라인을 B로 나타내며, 워드라인은 통상 폴리실리콘의 재질이며, 또한 폴리실리콘은 저항성분을 가지므로, A점과 B점사이에는 저항 R이 존재하며, 폴리실리콘과 다른 재질사이에는 캐피시턴스 C가 존재한다.It should be noted that the word line connected to the cell in the first column is represented by A, the word line connected to the cell in the last column is represented by B, and the word line is usually made of polysilicon, and polysilicon is a resistor. As a component, a resistance R exists between A and B points, and a capacitance C exists between polysilicon and other materials.
제2a도 내지 제2e도는 종래의 셀 전류 감소회로 동작에 대한 신호파형도이다. 제2a도 내지 제2e도를 참조로 하여 제1도 회로의 동작을 설명하기로 한다.2A to 2E are signal waveform diagrams for the conventional cell current reduction circuit operation. An operation of the circuit of FIG. 1 will be described with reference to FIGS. 2A through 2E.
먼저, 도시된 바와 같이, 제2a도의 어드레스 입력이 변화하게 되면, 상술한 ATD방법을 이용하여 EQ신호발생기(5)에서 일정한 폭을 가진 제2b도의 EQ펄스가 발생되며, 상기 신호(EQ)는 워드라인의 폭을 조절하는 PWL(Pulsed Word Line)신호발생기로 인가되어, 상기 신호 EQ보다는 폭이 넓은(시간 T2로부터 시간 T4까지) 제2c도의 PWL신호를 생성한다.First, as shown, when the address input of Fig. 2a is changed, the EQ pulse of Fig. 2b having a constant width is generated in the EQ signal generator 5 using the above-described ATD method, and the signal EQ is It is applied to a PWL (Pulsed Word Line) signal generator that adjusts the width of the word line to generate a PWL signal of FIG. 2C which is wider than the signal EQ (from time T 2 to time T 4 ).
상기 신호(PWL)가 생성되는 동안, 워드라인을 선택하기 위한 신호는 어드레스 버퍼회로(4)를 거쳐 프리디코더(3)의 낸드게이트(NAND)의 한단자에 입력되나, 신호(PWL)가 발생되기 이전의 시간인 제2c도에 도시된 T2시간까지에는 신호(PWL)가 로우이므로, 프리디코더회로(3)에서의 낸드게이트(NAND)의 출력은 하이가 되며, 인버터(INV)의 출력은 로우로 되며, 모든 워드라인은 로우가 되어 오프상태로 된다.While the signal PWL is generated, a signal for selecting a word line is input to one terminal of the NAND gate NAND of the predecoder 3 via the address buffer circuit 4, but a signal PWL is generated. Since the signal PWL is low until the time T 2 shown in FIG. 2C, which is the time before the signal is lost, the output of the NAND gate NAND in the predecoder circuit 3 becomes high and the output of the inverter INV. Goes low and all word lines go low and off.
다음에 PWL 신호발생기(6)에서 신호(PWL)가 발생되어 하이로 되면, 프리디코더(3)에서의 낸드게이트(NAND)의 출력이 하이로 되어, 상기 신호는 인버터(INV)와 X-디코더(4)를 거친 후, m개의 워드라인중의 한 워드라인이 선택되어 하이로 되어 판독동작이 이행된다.Next, when the signal PWL is generated by the PWL signal generator 6 and becomes high, the output of the NAND gate NAND of the predecoder 3 becomes high, and the signal is converted to the inverter INV and the X-decoder. After passing through (4), one word line among the m word lines is selected and made high, and the read operation is executed.
다음에, 판독동작이 완료되는 시점에서, 신호(PWL)가 다시 로우로 변경되며, 프리디코더(3)의 낸드게이트(NAND)의 한단자에 로우가 입력되어, 낸드게이트(NAND)의 출력은 하이로, 인버터(INV)의 출력은 로우가 되고, 상기 로우신호가 X-디코더를 거쳐 모든 워드라인을 로우로 만들어, 전 워드라인이 오프되게 한다.Next, at the time when the read operation is completed, the signal PWL is changed back to low, and a low is input to one terminal of the NAND gate NAND of the predecoder 3, so that the output of the NAND gate is NAND. High, the output of the inverter INV goes low and the low signal pulls all word lines low through the X-decoder, causing all word lines to be off.
이때 워드라인의 저항 R과 캐패시터 C의 영향으로 제2e도에 도시된 최종워드라인(WLB)의 파형은 제2d도에 도시된 제1워드라인(WLA)의 파형보다 지연되어 나타난다.At this time, the waveform of the final word line WLB shown in FIG. 2e is delayed from the waveform of the first word line WLA shown in FIG. 2d due to the influence of the resistance R and the capacitor C of the word line.
상기 방법에 의해 PWL 신호발생기(6)로부터의 신호(PWL)에 의해 워드라인을 선택하고, 판독동작을 행한 후, 판독동작이 완료되면, 워드라인을 동작되지 않게 하여 한사이클내에서 판독동작이 완료된 후에 흐르는 셀 전류나, 롱사이클인 경우에 흐르는 셀 전류를 감소시킬 수 있다.By the above method, the word line is selected by the signal PWL from the PWL signal generator 6, the read operation is performed, and when the read operation is completed, the word line is not operated and the read operation is performed in one cycle. The cell current flowing after completion or the cell current flowing in the case of a long cycle can be reduced.
그러나, 상기 방법을 사용하여 워드라인을 선택하기 위해서는 입력회로(1)로부터의 입력신호가 EQ 신호발생기(7)를 거쳐 제2b도의 신호(EQ)를 발생시키고, 상기 신호(EQ)가 PWL 신호발생기(6)에 유입되어 제2c도의 신호(PWL)를 발생시키고, 상기 신호(PWL)가 프리디코더(3)를 거치고, X-디코더(4)를 거친 후 워드라인을 선택하기 때문에, 제2a도의 어드레스 신호가 변경되는 시간 T1으로부터 제2d도의 최초의 워드라인 WLA가 하이로 되는 시간 T3까지에 많은 시간이 소요되므로, 빠른 속도를 얻을 수 없는 문제점이 있다.However, in order to select a word line using the above method, the input signal from the input circuit 1 generates the signal EQ of Fig. 2b via the EQ signal generator 7, and the signal EQ is a PWL signal. Since the signal PWL flows into the generator 6 to generate the signal PWL of FIG. 2C, the signal PWL passes through the predecoder 3, passes through the X-decoder 4, and then selects a word line. degrees, so an address signal, the time T the first word line WLA 2d degrees from the first change takes a long time to time T 3 to be high, there is a problem that can not be obtained rapidly.
따라서, 본 발명은 입력으로부터 워드라인을 선택하는데 있어서, 종래의 신호발생기(7)를 거쳐 제2b도의 신호(EQ)를 만들고, 상기 신호(EQ)가 PWL 신호발생기(6)를 거쳐 제2c도의 신호(PWL)를 만들고, 상기 신호(PWL)가 낸드게이트(NAND) 및 인버터(INV)로 구성된, 프리디코더(3)를 거치고, X디코더를 거친 후 워드라인을 선택하는데 소요되는 시간을 없애고, 입력으로부터 어드레스 버퍼 및 프리디코더와 X디코더를 통해 워드라인을 직접 선택하며, 선택된 워드라인의 RC지연을 이용하고, 조절 트랜지스터를 이용하며, 신호가 지연기를 통과하여 프리디코더로 다시 피드백시켜 워드라인을 다시 오프상태로 되게 하여 셀에 흐르는 전류를 감소시키는 셀 전류 감소회로를 제공하는 것을 그 목적으로 한다.Thus, in the present invention, in selecting a word line from an input, the signal EQ of FIG. 2b is made via the conventional signal generator 7, and the signal EQ is passed through the PWL signal generator 6 to FIG. Create a signal PWL, the signal PWL is a pre-decoder (3) consisting of a NAND gate (NAND) and an inverter (INV), after passing through the X decoder to eliminate the time required to select a word line, Select the word line directly from the input through the address buffer and predecoder and the X decoder, use the RC delay of the selected word line, use the control transistor, and feed the signal back through the delay to the predecoder It is an object of the present invention to provide a cell current reduction circuit which is turned off again to reduce the current flowing in the cell.
제3도는 종래의 문제점을 제거하여, 상술한 목적에 부합되는 본 발명의 셀 전류 감소회로를 도시하고 있다.Figure 3 shows the cell current reduction circuit of the present invention, which solves the conventional problems and meets the above-mentioned object.
본 발명의 셀 전류 감소회로의 구성을 살펴보면, 입력회로(1)와, 상기 입력회로(1)의 신호를 수신하는 어드레스 버퍼회로(2)와, 한단자에서는 상기 어드레스 버퍼회로(2)의 출력을 입력으로 받고, 나머지 한단자에서는 셀어레이(8)로 부터 지연기(10)를 통과한 신호(P)가 인가되는 낸드게이트(NAND1) 및 인버터(INV1)로 구성된 프리디코더회로(9)와, 상기 프리디코더회로(9)의 출력을 입력으로 받아 워드라인을 선택하는 X-디코더회로(4)와, 다수의 N채널 트랜지스터와 P채널 트랜지스터(P1) 및 다수의 비트라인과 단위 셀로 구성된 메모리 셀 어레이(8)로 구성되어 있다.Looking at the configuration of the cell current reduction circuit of the present invention, the input circuit 1, the address buffer circuit 2 for receiving the signal of the input circuit 1, and the output of the address buffer circuit 2 at one terminal And a predecoder circuit (9) consisting of a NAND gate (NAND1) and an inverter (INV1) to which a signal (P) passing from the cell array (8) through the delay unit (10) is applied. And an X-decoder circuit (4) for selecting a word line by receiving the output of the predecoder circuit (9), a memory comprising a plurality of N-channel transistors and a P-channel transistor (P1), and a plurality of bit lines and unit cells. It consists of the cell array 8.
제4a도 내지 제4e도는 본 발명의 셀 전류 감소회로의 각각의 파형을 나타낸 신호파형도이다.4A to 4E are signal waveform diagrams showing respective waveforms of the cell current reduction circuit of the present invention.
제4a도는 어드레스 입력파형을 나타내며, 제4b도는 어드레스 입력을 수신하여 시간 T6내지 T7까지 지연된 후에 온되는 상태를 나타내며, 제4c도는 제1워드라인(WLA)으로부터 RC지연후에 나타나는 신호이며, 제4d도는 최종워드라인(WLB)에 의해 조절되는 N채널 트랜지스터(MN1 및 MNm)의 드레인 단자와 P채널 트랜지스터(P1)의 드레인 단자가 연결된 정션(c)의 신호파형도이며, 제4e도는 정션(c)으로부터 지연된 신호로서 프리디코더(9)의 낸드게이트(NAND)로 피드백하는 신호파형을 나타낸다.Figure 4a shows the address input waveform, Figure 4b shows the state that is turned on after receiving the address input delayed to the time T 6 to T 7 , Figure 4c is a signal appearing after the RC delay from the first word line (WLA), FIG. 4d is a signal waveform diagram of junction (c) in which the drain terminals of the N-channel transistors MN1 and MNm and the drain terminal of the P-channel transistor P1 are controlled by the final word line WLB. The signal waveform fed back to the NAND gate NAND of the predecoder 9 as a delayed signal from (c) is shown.
다시, 제3도에서 도시된 셀 전류 감소회로(8)의 동작관계를 제4a도 내지 제4e도의 신호파형도를 연관시켜 상세히 설명하면, 먼저 제4a도의 어드레스 입력이 어드레스 버퍼회로(2)를 거쳐 프리디코더(9)의 입력으로 인가되어 낸드게이트(NAND1)와 인버터(INV1)를 거친 후 X-디코더(4)를 지나 제4도에 도시된 시간 T6부터 T7까지의 짧은 시간에 워드라인을 선택하게 된다.Again, the operation relationship of the cell current reduction circuit 8 shown in FIG. 3 is explained in detail by relating the signal waveforms of FIGS. 4A to 4E. First, the address input of FIG. It is applied to the input of the predecoder 9 and passes through the NAND gate NAND1 and the inverter INV1, and then passes through the X-decoder 4 to the word in a short time from the time T 6 to T 7 shown in FIG. Select a line.
이때 지연기(10)를 거친 제4e도의 신호(P)는 항상 하이상태이므로, 어드레스 버퍼회로(2)의 출력은 프리디코더(9)의 낸드게이트(NAND1)와 인버터(INV1)를 거친 후 X-디코더(4)를 통해 워드라인을 선택한다. 여기서, 제1열에서 선택된 워드라인(WLA)은 RC지연후 최종워드라인(WLB)으로 전달되어 선택된다.At this time, the signal of FIG. Since P) is always high, the output of the address buffer circuit 2 passes through the NAND gate NAND1 and the inverter INV1 of the predecoder 9 and selects a word line through the X-decoder 4. Here, the word line WLA selected in the first column is transferred to the final word line WLB after the RC delay and is selected.
여기서, P채널 트랜지스터(P1)는 온상태이며, 최종워드라인(WL)이 로우상태이면, N채널 트랜지스터(MN1)가 오프상태이므로, 정션(c)의 전위는 하이로 유지된다. 다음에 최종워드라인(WLB)이 하이로 선택될 때는 N채널 트랜지스터(MN1)의 게이트가 하이가 되므로, 정션(c)의 신호가 지연기(10)를 거쳐 지연된 신호로 인가된다.Here, when the P-channel transistor P1 is in an on state and the last word line WL is in a low state, since the N-channel transistor MN1 is in an off state, the potential of the junction c is kept high. Next, when the last word line WLB is selected to be high, the gate of the N-channel transistor MN1 becomes high, so that the signal of the junction c is applied as a delayed signal through the delay unit 10.
다음에, 프리디코더회로(9)의 낸드게이트(NAND)에 입력된 신호(P)가 로우이면, 낸드게이트(NAND)의 출력이 하이가 되며, 인버터(INV1)의 출력은 로우가 되어, 워드라인이 오프상태로 된다. 워드라인이 오프되어 로우가 되면, 제1워드라인(WLA) 및 최종워드라인(WLB)이 로우가 되어, N채널 트랜지스터(MN1, MN2)가 오프되어 정션(c)이 다시 하이로 된다.Next, a signal input to the NAND gate NAND of the predecoder circuit 9 ( If P) is low, the output of the NAND gate NAND is high, and the output of the inverter INV1 is low, and the word line is turned off. When the word line is turned off and becomes low, the first word line WLA and the last word line WLB are turned low, and the N-channel transistors MN1 and MN2 are turned off to bring the junction c back high.
워드라인이 하이로 선택되어 판독동작이 진행되면 하이로 선택된 워드라인에 의해 생성된 신호(P)가 프리디코더(9)로 피드백되어 워드라인을 오프시키므로, 판독동작이 완료된 후 셀에 흐르는 전류를 방지하여 전류소비를 감소시킨다.When the word line is selected as high and a read operation is performed, the signal generated by the word line selected as high ( Since P) is fed back to the predecoder 9 to turn off the word line, the current flowing in the cell is prevented after the read operation is completed to reduce the current consumption.
이상에서 살펴본 바와 같이 본 발명에 따른 셀 전류 감소회로는 입력으로 들어온 신호가 직접 워드라인의 선택에 사용되고, 워드라인이 선택되어 하이로 되면 N채널 트랜지스터(MN1, MNm)에 의해 신호(C)가 만들어지고, 신호(C)가 지연기를 거쳐 프리디코더(9)로 피드백되어 워드라인을 로우가 되게 하여, 판독동작이 완료된 후 워드라인을 오프시켜 셀에 흐르는 전류를 감소시키는 효과를 가진다.As described above, in the cell current reduction circuit according to the present invention, when the signal inputted to the input is directly used to select a word line, and the word line is selected and becomes high, the signal C is generated by the N-channel transistors MN1 and MNm. And the signal C is fed back to the predecoder 9 via a delay to bring the word line low, thereby reducing the current flowing through the cell by turning off the word line after the read operation is completed.
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| KR (1) | KR950002026B1 (en) |
-
1991
- 1991-12-28 KR KR1019910024918A patent/KR950002026B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014609A (en) | 1993-07-23 |
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Legal Events
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