KR930003928B1 - 프로그래머블 로직 소자의 입력회로 - Google Patents

프로그래머블 로직 소자의 입력회로 Download PDF

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KR930003928B1
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하창완
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현대전자산업 주식회사
정몽헌
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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Abstract

내용 없음.

Description

프로그래머블 로직 소자의 입력회로
제1도 및 제2도는 종래 기술의 입력회로에 대한 예시도.
제3도는 본 발명의 입력회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
30 : 래치 33 : OR게이트
31 : D플립플롭 34 : 멀티플렉서
32 : 전송 게이트 회로
본 발명은 프로그래머블 로직 소자내에서 입력 또는 I/O 데이타의 전달을 위한 입력회로에 관한 것이다.
일반적으로 프로그래머블 로직 소자에서의 입력은 입력핀으로 부터 프로그래머블 "앤드"메모리의 입력 라인까지 어떤 순차 로직이나 클럭의 영향을 받지 않고 바로 전달되는 플로우-드로우(Flow-Through) 형태이다. 이러한 프로그래머블 로직 소자는 입력 데이타가 외부의 트리거가 있을 때까지 기다리거나 순차 로직을 구현해야 할 경우 입력/출력 마크로셀(Macrocell)을 사용해야 한다. 입력/출력 마크로셀을 사용하면 사용하는 입력/출력 마크로셀의 입력으로 들어오는 적항(Product Term)중 상당수가 불필요하게 사용될 수 있으며, 순차 로직을 구현하려면 입력 데이타가 입력/출력 마크로셀까지 도착해야 하므로 그 전송 지연이 발생한다.
이러한 문제점을 해결하기 위하여 제1도 및 제2도와 같은 입력회로가 일반적으로 사용되었다. 제1도의 회로는 래치(10), D플립플롭(11), 및 전송게이트 회로(12)로 구성되었고, 제2도의 회로는 레지스터 및 래치(20), 멀티플렉서(21), 및 EPROM 트랜지스터(22,23)로 구성되었다. 이러한 입력회로들은 상기 문제점을 개선했으나 입력회로중 레지스터를 사용할 경우에 비동기 리세트 기능이 없으므로 순차로직 설계에 또다른 문제점이 발생하였다.
예를들어, 프로그래머블 로직 소자로 입력회로를 이용한 카운터를 구성한 후 어느 시점에서 리세트시키고자 할때 레지스터를 사용자가 비동기로 리세트시켜야 한다. 앞의 두 회로는 이러한 경우에 파워 온 리세트를 이용해야 하며, 따라서 입력회로내의 레지스터를 I/O 마크로셀내의 레지스터대신 사용하는데 있어 레지스터를 리세트하고자 할때 상기 문제점이 발생되었다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 사용자가 지정하는 로직 데이타에 따라 래치와 레지스터를 리세트할 수 있는 비동기 적항(Product Term)을 갖는 입력회로를 제공하는데 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 입력회로에 대한 일실시예시도로서, 30은 래치를, 31은 D플립플롭을, 32는 전송 게이트 회로를, 33은 OR게이트를, 34는 멀티플렉서를, 35는 전송 게이트를, 36은 인버터를, 및 37은 NAND 게이트를 각각 나타낸다.
제3도에서와 같이 본 발명은 파워온 리세트 신호와 적항(Product Term) 신호를 OR게이트(33)로 수신하여 논리합한 후 래치(30) 및 D플립플롭(31)의 리세트 단자(R)로 출력시킨다.
멀티플렉서(34)는 적항 신호 및 ILE/ICLK 신호를 입력하여 제4 EPROM 트랜지스터에 의해 제어된 제어신호(CS4)에 따라 적항 신호(P) 또는 ILE/ICLK 신호를 래치의 인에이블 단자(E) 및 플립플롭의 클럭단자로 출력하는 기능을 한다.
4개의 EPROM 트랜지스터가 소거(Erase)된 상태에서 입력회로는 플로우-드루우(Flow-Through) 형태의 입력 구조를 갖고, D 래치(30) 구조는 제1 및 제2 EPROM 트랜지스터가 프로그램된 상태이고, D플립플롭(31) 구조는 제1 및 제3 EPROM 트랜지스터가 프로그램된 상태이다. 제4 EPROM 트랜지스터가 소거된 상태에서는 래치 및 레지스터의 인에이블 및 클럭신호는 비동기 적항이 되고, 프로그램된 상태에서는 ILE/ICLK 핀에 연결된다.
비동기 리세트 적항 신호와 파워온 리세트 신호가 OR 되어서 플립플롭의 리세트 단자에 연결되어 있으므로, 파워를 켤때 리세트되고, 사용자가 프로그래머블 "앤드"메모리에 로직을 구현하여 비동기로 입력회로를 리세트시킬 수 있다.
IS1,IS2, 및 IS3는 입력회로를 테스트하기 위하여 4개의 EPROM 트랜지스터가 모두 소거된 상태에서 외부 핀들로 부터 가해지는 신호선들이다. 입력회로의 구체적 기능에는 ＜표1＞과 같다.
[표 1]
Figure kpo00001
본 발명은 상기와 같이 구성되어 입력회로내의 래치 및 레지스터를 비동기로 리세트시킬 수 있으므로, 입력회로내의 래치 및 레지스터를 입력/출력 마크로셀 내의 레지스터와 동일한 기능을 수행할 수 있도록 하였으며, 따라서 사용자가 프로그래머블 로직 소자를 사용하여 순차로직을 설계할 때 사용자 유용성을 증가시킬 수 있었다.

Claims (1)

  1. 제1,제2,제3,제4 EPROM 트랜지스터에 의해 제어된 제1(CS1),제2(CS2),제3(CS3), 및 제4(CS4) 제어신호들을 각각 전송하기 위한 제1,제2,제3, 및 제4전송라인, 입력 신호를 전송하기 위한 입력 라인, 상기 입력 라인에 연결된 래치(30)와 D플립플롭(31), 상기 입력 라인, 상기 래치(30), 상기 D플립플롭(31), 및 상기 제1,제2,제3,제4 전송라인에 연결되어 상기 전송라인들의 제어에 따라 상기 입력라인과 상기 래치(30)와 상기 D플립플롭(31)으로 부터의 출력을 전송하는 전송게이트 회로(32)를 포함하고 있는 프로그래머블 로직 소자의 입력회로에 있어서, 상기 래치(30)와 상기 D플립플롭(31)의 리세트 단자에 연결되어 파워 온 리세트 신호 및 비동기 적항 신호의 논리합을 상기 리세트 단자로 전달하기 위한 OR게이트(33), 및 상기 래치(30)의 인에이블 단자와 상기 D플립플롭(31)의 클럭단자 및 상기 제4전송라인에 연결되어 상기 제4전송라인의 제어에 따라 적항 신호 및 ILE/ICLK 신호를 멀티플렉싱하여 상기 단자들로 전달하기 위한 멀티플렉서(34)를 더 구비하고 있는 것을 특징으로 하는 입력회로.
KR1019900012152A 1990-08-08 1990-08-08 프로그래머블 로직 소자의 입력회로 KR930003928B1 (ko)

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