KR930002903Y1 - 비데오 영상자동 이득 제어회로 - Google Patents

비데오 영상자동 이득 제어회로 Download PDF

Info

Publication number
KR930002903Y1
KR930002903Y1 KR2019910004236U KR910004236U KR930002903Y1 KR 930002903 Y1 KR930002903 Y1 KR 930002903Y1 KR 2019910004236 U KR2019910004236 U KR 2019910004236U KR 910004236 U KR910004236 U KR 910004236U KR 930002903 Y1 KR930002903 Y1 KR 930002903Y1
Authority
KR
South Korea
Prior art keywords
output
level
comparator
agc
vertical
Prior art date
Application number
KR2019910004236U
Other languages
English (en)
Other versions
KR920018786U (ko
Inventor
김남돈
Original Assignee
주식회사 금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 이헌조 filed Critical 주식회사 금성사
Priority to KR2019910004236U priority Critical patent/KR930002903Y1/ko
Publication of KR920018786U publication Critical patent/KR920018786U/ko
Application granted granted Critical
Publication of KR930002903Y1 publication Critical patent/KR930002903Y1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/44Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/52Automatic gain control
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/04Synchronising
    • H04N5/08Separation of synchronising signals from picture signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Television Receiver Circuits (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

내용 없음.

Description

비데오 영상자동 이득 제어회로
제1도는 종래 기술의 회로블럭도.
제2도는 본 고안의 회로블럭도.
* 도면의 주요부분에 대한 부호의 설명
4 : AGC 앰프 10,13 : 피크홀드회로
11,15,16 : 비교기 12 : 1수직지연기
14 : 스위치 17 : MMV2
18 : 논리곱게이트
본 고안은 영상신호 출력회로에 관한 것으로 이것은 특히 VCR에서 급격한 영상레벨의 변동이 발생하는 경우에도 빠른 자동이득 보상이 이루어질 수 있게 하여 빠른 시간내 정상화면에 도달할 수 있게 한 영상자동이득 제어회로에 관한 것이다.
종래의 일반적인 영상자동이득 제어회로(AGC)는 도면 제1도에서와 같이 튜너영상신호(1)와 라인영상신호(2)의 두 입력신호를 튜너 “HIGH”신호에 의해 스위칭 선택하는 스위치(3)가 구비되고, 이 스위치(3)의 선택신호를 입력으로 하여 이득을 자동변화 출력시키기 위한 AGC 앰프(4)와, 영상녹화계(5) 및 모니터용 영상출력부(6)가 있으며, 상기에서 이득 보상된 영상출력신호의 수직동기를 분리하기 위한 수직동기분리기(7)와, 이 동기분리신호를 미분하고 적당한 폭을 갖게 되는 리세트신호를 만들어내기 위한 미분기(8)와 MMV1(9:Monostable Multivibrator)가 있고, 상기 동기분리신호의 피크값을 검출하여 리세트 신호에 의해 일정시간 유지시키는 피크 홀드 회로(10)와, 이 피크값을 기준직류전압(Vref 1)으로 비교출력하여 AGC 앰프(4)의 콘트롤 전압을 만들어내기 위한 비교기(11)로 이루어져 있다.
이렇게 구성된 종래 AGC 회로는 입력되는 두 영상신호(튜너 및 라인)는 스위치(3)에 이어져 튜너 “하이(HIGH)”의 제어신호에 의해 선택 출력되며 이 출력된 영상신호는 AGC(4)에 입력되어 이득이 보정되는데 그 보정방법은 영상신호중의 동기레벨을 기준레벨과 비교하여 기준레벨보다 동기레벨이 크면 AGC 앰프(4)의 이득을 줄여 주고 기준 레벨보다 작으면 AGC 앰프(4)의 이득을 키워주어서 항상 일정한 출력 레벨을 유지시켜 주며, 이렇게 보정 출력되는 영상신호는 영상녹화계(5)와 모니터 영상출력부(6)에 인가되어지고 한편으로는 수직동기분리기(7)에 인가된다.
이때 수직동기분리기(7)에서는 AGC 앰프(4)의 출력영상신호중에 있는 수직동기 신호를 분리시켜서 그 레벨을 피크홀드회로(10)에 입력시켜 다음 리세트 펄스가 들어올 때까지 유지시킨다.
이 리세트 펄스는 수직동기분리기(7)의 출력을 미분기(8)에서 미분시키고 모노스테이블 멀티바이브레이터1(9)을 통해 일정폭을 갖게 함으로써 만들어져 피크홀드회로(10)의 값을 리세트시키는데 사용한다.
이 피크홀드회로(10)의 출력은 비교기(11)에서 기준직류전압(Vref 1)와 비교되어서 그 차이에 해당하는 비교기(11)의 출력이 AGC 앰프(4)의 콘트롤 전압으로 사용된다.
즉, 동기레벨이 기준전압보다 크면 비교기(11)의 출력은 (+)값이 나타나 AGC 앰프(4)의 이득을 감소시키고 수직동기레벨이 기준전압보다 작으면 비교기(11)의 출력으로 (-)값이 나타나 AGC 앰프(4)의 이득을 증가시킨다.
그러나 이러한 종래 기술의 경우는 영상신호가 없다가 갑자기 나타날 경우 그 동작에 상당한 시간이 걸리므로 시청자의 눈으로 느낄 수 있을 정도가 되면 또한 영상신호의 레벨이 갑자기 변화할 경우 혹은 튜너/라인 절환시, 채널 업/다운시와 같이 영상신호의 레벨 변화량이 클 경우 화면상으로 안정점을 찾을 때까지 영상신호가 서서히 나타나거나 혹은 지나치게 밝게 되다가 서서히 안정된 화면을 이루게 되어 시청하기에 거북함을 느끼게 되었다.
본 고안은 이러한 종래의 문제점을 개선하기 위해 전원 온, 혹은 튜너/라인 절환 및 채널 업/다운시의 영상신호의 레벨변화를 검출하여 영상자동이득 제어회로의 AGC 앰프로의 AGC 콘트롤 루프를 자동 온/오프 시킴으로서 AGC 응답속도가 빠르게 한 것으로서 그 실시예는 레벨검출을 위한 다수개의 비교기 및 수직지연기와 피크홀드회로(10)와 모노스테이블 멀티바이브레이터 그리고 논리곱 게이트 구성의 AGC 콘트롤 전압 스위칭부를 구비한 영상자동이득 제어회로를 제공하고자 한 것이다.
즉, 도면 제2도에서와 같이 본 고안의 영상자동이득 제어회로는 비교기(11)로부터 AGC 앰프(4)로 이어지는 AGC 루프에 동기분리레벨이 과도하게 크지 않은 상태에서 시간에 따른 신호변화가 급격한 경우 상기 AGC 루프를 차단시키기 위한 스위치(14)를 접속하고, AGC 앰프(4)로부터 이득보상된 영상신호를 수직동기 분리하기 위한 수직동기 분리기(7)의 출력단에는 이 수직동기레벨을 1수직기간동안 지연시키기 위한 1수직지연기(12)와 피크홀드회로(13)가 직렬로 접속되며, 이 피크홀드회로(13)의 출력, 즉, 1수직기간동안 지연된 동기레벨과, 상기 수직동기분리기(7)의 출력이 지연되지 않은 상태로 피크검출되는 피크홀드회로(10)의 출력레벨을 비교해 내기 위한 비교기(16)가 있고, 상기 피크홀드회로(10)의 출력레벨이 과도하게 높은가를 검출해 내기 위해 기준직류전압(Vref 2)으로 비교해내기 위한 비교기(15)가 있으며, 상기 비교기(16)의 검파출력을 일정주기동안 유지시키기 위한 MMV2(17)가 있으며 상기 두 비교출력의 논리곱에 의해 AGC 루프의 스위치(14)를 자동제어하기 위한 논리곱게이트(18)가 구비되어 구성된다.
이와 같이 구성되는 본 고안은 그 작용과 효과가 다음과 같다.
즉 입력되는 두 영상신호는 스위치(3)에서 선택도어 AGC 앰프(4)에 가하여지고, 이 AGC 앰프(4)의 출력신호중의 수직동기는 수직동기분리기(7)에서 분리되어 미분기(8)와 피크홀드회로(11)와 1수직지연기(10)에 각각 가하여 진다.
이 동기신호는 미분기(8)에서 미분되고 MMV1(9)에서 일정기간의 펄스폭을 얻은 다음 리세트 펄스로서 두 피크홀드회로(10)(13)에 가하여지며 또한 수직동기분리기(7)의 출력 수직동기신호는 피크홀드회로(10)에 가하여져서 일정레벨을 유지하면서 비교기(11)의 (+)단에 인가된다.
이 비교기(11)에서는 피크홀드회로(10)의 레벨이 기준직류전압(Vref 1)과 비교되어 그 차이에 해당하는 레벨이 스위치(14)에 입력된다.
한편 상기 수직동기분리기(7)의 출력은 1수직지연기(12)에 입력되어 1수직동기 기간동안 지연된 다음 피크홀드회로(13)에서 그 레벨이 유지되면서 비교기(16)의 (-)단으로 입력된다.
이때 비교기(16)의 (+)입력단으로는 피크홀드회로(10)의 레벨이 입력되므로 또 비교기(15)에서는 입력되는 영상신호가 비정상적으로 클 경우 그대로 화면으로 나타나면 AGC가 걸린 시간의 영상보다 더 나빠지는 것을 방지하기 위해 피크홀드회로(10)의 출력레벨과 기준직류전압(Vref 2)을 비교하여 출력으로 나타난다.
이에 두 비교기(15)(16)의 출력은 논리곱게이트(18)를 거쳐서 AGC 콘트롤 전압을 온/오프하기 위한 AGC 루프 스위치(14)를 제어하도록 인가된다.
이때 비교기(16)의 출력은 MMV2(17)에서 AGC가 안정되기에 충분한 일정기간의 폭을 갖게 된다.
상기에서 논리곱게이트(18)의 출력이 (+)가 나타나면 스위치(14)가 오프되어 비교기(11)의 AGC 콘트롤 신호가 AGC 앰프(4)에 입력되지 않게 되며 상기 AGC 앰프(4)의 동작이 충분히 안정되면 스위치(14)가 이어져 비교기(11)로 부터의 AGC 콘트롤 전압에 따라서 AGC 이득이 변환된다.
예를 들어 전원을 온하는 순간 1수직지연기(12)를 거친 수직 동기레벨과 1수직지연기(12)를 거치지 않은 수직동기레벨은 급격한 차이가 발생하고 그 급격한 차이는 비교기(16)에서 비교되어 일정한 한도를 넘을 경우에는 비교기(16)의 출력이 (+)로 나타나게 된다.
한편 입력되는 영상신호의 레벨이 과도하게 크지 않다면 비교기(15)의 출력도 (+)로 나타나게 되어 스위치(14)가 오프되므로 AGC 루프는 일정기간 형성되지 않게 되며 일정기간이 경과하면 MMV2(17)의 출력레벨이 로우로 되므로 논리곱게이트(18)의 출력이 로직로우가 나타나고 이에 스위치(14)의 접점이 이어져서 비교기(11)의 AGC 콘트롤 전압은 정상적으로 AGC 앰프(4)에 가해져서 AGC가 정상 동작하게 된다.
따라서 본 고안은 전원은, 튜너/라인 절환, 채널 업/다운 기타 급격한 영상레벨의 변동이 발생한 경우에도 빠른 영상 AGC를 이룩하므로 화면이 늦게 나타난다든지 혹은 밝게 나타나다가 일정기간 AGC가 정상상태를 찾게 될 때까지 경과한 후 정상화면으로 나타나는 증상등을 없앨 수 있게 되는 유용한 고안인 것이다.

Claims (1)

  1. AGC 콘트롤 전압을 만들어내는 비교기(11)로부터 AGC 앰프(4)로 이어지는 AGC 루프에 영상신호의 수직동기레벨이 과도하게 크지 않은 상태에서 시간에 따른 영상신호변화가 급격해지는 경우 상기 AGC 루프를 차단시키도록 접속되는 스위치(14)와, AGC 앰프(4)로부터 이득 보상된 영상신호에서 수직동기를 분리해 내는 수직동기분리기(7)의 출력단에 이 수직동기레벨을 1수직기간동안 지연, 유지시키도록 직렬접속되는 1수직지연기(12) 및 피크홀드회로(13)와, 시간에 따른 영상신호의 변화가 급격해지는 것을 검출해내기 위해 1수직기간동안 지연된 피크홀드회로(13)의 출력 및 지연되지 않은 피크홀드회로(10)의 출력을 입력으로 하는 비교기(16)와, 영상신호의 수직동기레벨이 과도하게 크지 않은 상태를 검출해 내기 위해 피크홀드회로(10)의 동기레벨을 기준직류전압(Vref 2)으로 비교해내는 비교기(15)와, 상기 비교기(16)의 출력을 일정기간 유지시키기 위한 모노스테이블 멀티바이브레이터2(17)와, 상기 두 비교기(15)(16)의 출력을 논리곱하여 스위치(14)의 온/오프를 제어하기 위한 논리곱게이트(18)가 구비되는 것을 특징으로 하는 비데오 영상자동이득 제어회로.
KR2019910004236U 1991-03-29 1991-03-29 비데오 영상자동 이득 제어회로 KR930002903Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910004236U KR930002903Y1 (ko) 1991-03-29 1991-03-29 비데오 영상자동 이득 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910004236U KR930002903Y1 (ko) 1991-03-29 1991-03-29 비데오 영상자동 이득 제어회로

Publications (2)

Publication Number Publication Date
KR920018786U KR920018786U (ko) 1992-10-19
KR930002903Y1 true KR930002903Y1 (ko) 1993-05-24

Family

ID=19312185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910004236U KR930002903Y1 (ko) 1991-03-29 1991-03-29 비데오 영상자동 이득 제어회로

Country Status (1)

Country Link
KR (1) KR930002903Y1 (ko)

Also Published As

Publication number Publication date
KR920018786U (ko) 1992-10-19

Similar Documents

Publication Publication Date Title
US4516042A (en) Clamp circuits
KR910005094B1 (ko) 화상 표시장치용 라인동기 회로
AU597649B2 (en) A sync separator
EP0142188B1 (en) Signal-dropout correction circuit for correcting video signals disturbed by signal dropouts
KR930002903Y1 (ko) 비데오 영상자동 이득 제어회로
JPS6359273A (ja) 雑音低減装置
US4682213A (en) Magnitude independent hanging dot detector
KR100238221B1 (ko) 동기 신호 분리 장치 및 그 방법
KR960015780B1 (ko) 비디오 테이프 레코더의 자동 이득조정 검출기 안정화 회로
JP2812490B2 (ja) 自動利得調整回路
KR890004762Y1 (ko) Vtr 영상신호의 agc회로
JPS6257378A (ja) 自動利得制御装置
KR960007562Y1 (ko) 자동이득제어회로
JPH0225314B2 (ko)
KR0162580B1 (ko) 화면 안정화 방법
KR920004437Y1 (ko) 테이프 재생시 화면 크기 조절회로
KR0170238B1 (ko) 중간 주파수 신호처리용 자동이득 제어회로
JP3232594B2 (ja) 同期回路
KR940000159Y1 (ko) 고화질용 키드 펄스 발생기
KR910008287Y1 (ko) 컬러tv의 지터 제거회로
JPH07170426A (ja) 三値同期信号重畳判別回路
JP2862590B2 (ja) 同期分離装置
JP3367716B2 (ja) Tvダイバーシチィ装置
JP3412456B2 (ja) 自動利得制御装置
JP2757363B2 (ja) テレビの自動選局回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20020430

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee