KR930002850B1 - Variable bit field making processor circuit - Google Patents

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KR930002850B1
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박성배
김상범
함경수
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재단법인 한국전자통신연구소
경상현
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Abstract

The circuit for improving the executing performance of graphic processing program and the availity of bus comprises: a decoder (1) outputting the signal for appointing the bit width of 5-bit as 32-bit signal; a barrel shiftor (2) outputting the off-set signal by shifting the site as much as bit size; a barrel shiftor (3) outputting the original data by shifting the site as much as bit size of off-set signal; a multiplexor (4) outputting the original data inputted through the input terminal (B).

Description

가변비트필드 메이크 처리회로Variable bitfield make processing circuit

제 1 도는 본 발명의 블럭도.1 is a block diagram of the present invention.

제 2 도는 본 발명의 디코더의 논리표.2 is a logic table of a decoder of the present invention.

제 3 도는 본 발명의 배럴쉬프터의 논리표.3 is a logic table of the barrel shifter of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 디코더 2, 3 : 배럴쉬프터1: Decoder 2, 3: Barrel Shifter

4 : 멀티플렉서4: multiplexer

본 발명은 32비트 마이크로 프로세서에서 가변비트필드(bit field) 메이크(make) 처리회로에 관한 것으로, 특히 32비트의 입력 데이타를 지정된 임의의 비트 폭을 지정된 오프세트 만큼 이동시키고 다른 비트는 0의 값을 갖도록 한 가변비트필드 메이크 처리회로에 관한 것이다.The present invention relates to a variable bit field make processing circuit in a 32-bit microprocessor, in particular moving a 32-bit input data by moving a specified bit width by a specified offset and the other bits by a value of zero. A variable bitfield make processing circuit is provided.

일반적으로 컴퓨터의 그래픽 처리가 주로 각각의 화소당 데이타의 논리 및 산술 가감승제에 의해 이루어진다는 것은 이미 잘 알려진 사실이다.In general, it is well known that computer graphics processing is mainly performed by the logic and arithmetic addition and subtraction of data per pixel.

그리고 각 화소의 데이타는 메모리의 효율적인 사용을 위해 비트 블럭의 데이타로 이루어져 있다.The data of each pixel is composed of data of bit blocks for efficient use of the memory.

마이크로 프로세서에서 이와 같은 비트 블럭의 데이타를 직접 하드웨어로 처리해 주게 되면 그래픽 처리프로그램의 실행 성능이 향상될 수 있을 것이다.If the microprocessor processes the data of these bit blocks directly by hardware, the execution performance of the graphics processing program may be improved.

종래에는 32비트 마이크로 프로세서내의 레지스터에서 출력되는 데이타중 어느 비트 블럭의 데이타를 일정한 폭만큼 이동시킨 상태의 데이타만 필요한 경우에 이를 하드웨어로 구성할 수 없으므로 이를 프로그램에 의해 처리하도록 해야만 하였고 이로 인해 여러가지의 복잡한 신호처리 단계가 수행되어야 하는 불편이 있었다.Conventionally, if only the data of a certain bit block of data output from a register in a 32-bit microprocessor is moved by a certain width, it cannot be configured by hardware. Therefore, it has to be processed by a program. There was a inconvenience that complicated signal processing steps had to be performed.

이에 따라 본 발명은 입력되는 특정 픽셀 데이타들의 내용을 작성하여 임의의 비트필드 데이타를 유용한 데이타 구조로 변형시켜 출력하도록 한 가변비트필드 메이크 처리회로를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a variable bitfield make processing circuit which generates contents of specific pixel data to be input, transforms arbitrary bitfield data into a useful data structure, and outputs it.

이를 위하여 본 발명은 비트폭 지정신호는 디코더를 경유하면서 해당되는 비트크기만큼 1의 값을 발생시키는 32비트 신호를 출력되고, 상기의 32비트 신호는 오프세트 신호가 제어신호로 입력되는 배럴쉬프터를 경유하면서 비트 오프세트 크기만큼 자리이동되어 출력되고, 원래의 입력데이타가 상기의 비트 오프세트 크기만큼 자리이동 되도록 한 배럴쉬프터의 데이타 또는 0의 신호가 입력되는 멀티플렉서에서 두 신호중 하나씩만 선택하면서 가변비트필드 메이크 처리된 데이타 출력으로 출력되도록 한 것이다.To this end, the present invention outputs a 32-bit signal that generates a value equal to 1 by a corresponding bit size while the bit width designation signal passes through a decoder, and the 32-bit signal corresponds to a barrel shifter in which an offset signal is input as a control signal. Variable bit by selecting only one of the two signals in the multiplexer where the data of the barrel shifter or zero signal is inputted so that the original input data is shifted by the bit offset size and outputted. The output is field output.

본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.Referring to the present invention in detail based on the accompanying drawings as follows.

비트폭 지정신호는 디코더(1)를 경유하면서 해당되는 비트크기만큼 (1)의 값을 갖는 32비트 데이타로 출력되고, 상기 디코더(1)의 출력이 인버터( I )를 경유하여 입력단(R)으로 입력되는 배럴쉬프터(2)는 5비트의 오프세트 신호가 선택단자(SI6), (S8), (S4), (S2), (S1)로 제어신호로 입력됨에 따라 오프세트 비트 크기만큼 자리이동시켜 그 입력 1출력의 멀티플렉서(4)의 선택단자(S) 입력되도록 하고, 레지스터로부터 원래 데이타가 입력단(R)으로 입력되는 배럴쉬프터(3)는 상기 오프세트 신호에 의해 지정된 오프세트 비트 크기만큼 자리이동시켜 그 입력 멀티플렉서(4)의 입력단(B)으로 입력되도록 하여, 입력단(A)이 그라운드(GND)에 연결되어 0의 신호가 입력되는 멀티플렉서(4)의 출력단(Z)에서 비트필드 메이크 처리된 데이타 출력이 출력되도록 한 것이다.The bit width designation signal is output as 32-bit data having the value of (1) by the corresponding bit size via the decoder 1, and the output of the decoder 1 is input via the inverter I via the inverter I. The barrel shifter 2 inputted to the position is shifted to the offset bit size as a 5-bit offset signal is input to the control terminals SI6, S8, S4, S2, and S1 as a control signal. The shifter 3 inputs the selection terminal S of the multiplexer 4 of the input 1 output, and the barrel shifter 3 in which the original data is input from the register to the input terminal R has an offset bit size specified by the offset signal. Bit field at the output terminal (Z) of the multiplexer (4) where the input terminal (A) is connected to ground (GND) so that a signal of zero is inputted by inputting the input terminal (B) of the input multiplexer (4). Make the output of the processed data.

이와 같이 구성한 본 발명의 가변비트필드 메이크 처리회로는 5비트로 지정되어 입력되는 비트폭 지정신호는 디코더(1)를 경유하면서 비트크기만큼 1의 값을 갖는 32비트 신호로 출력되는데, 이는 제 2 도의 논리표에 나타난 바와 같이 00000이면 비트폭이 32비트이고, 00001은 1비트, 01000은 8비트, 11111은 31비트폭을 나타낸다.In the variable bit field make processing circuit of the present invention configured as described above, the bit width designation signal inputted by 5 bits is output as a 32-bit signal having a value equal to 1 by bit size via the decoder 1, which is shown in FIG. As shown in the logical table, if 00000, the bit width is 32 bits, 00001 is 1 bit, 01000 is 8 bits, and 11111 is 31 bits wide.

그러므로 예를들어 1111, 1111, 1010, 1010, 1111, 1111, 1010, 1010의 32비트값을 7비트에서 0비트까지의 8비트를 비트위치 31에서 24까지로 이동시켜 새로 메이크할 1010, 1010, 0000, 0000, 0000, 0000, 0000, 0000의 32비트 데이타 값으로 처리하려면 비트폭 지정신호 01000이고 오프세트 신호는 11000을 제어신호로 입력시킨다.Therefore, for example, the 32-bit values of 1111, 1111, 1010, 1010, 1111, 1111, 1010, and 1010 are moved to 8 bits from 7 bits to 0 bits from bit positions 31 to 24 to make 1010, 1010, To process a 32-bit data value of 0000, 0000, 0000, 0000, 0000, 0000, the bit width designation signal 01000 and the offset signal are inputted as a control signal.

비프폭 지정신호 01000가 디코더(1)의 경유하면서 0000, 0000, 0000, 0000, 0000, 0000, 1111, 1111의 32비트 신호로 출력되고, 이는 다시 배럴쉬프터(2)의 입력단(R)으로 인버터(I1)를 거치면서, 1111, 1111, 1111, 1111, 1111, 1111, 1111, 0000, 0000으로 반전되어 입력되고, 11000의 오프세트 신호가 선택단자(S16)(S8)(S4)(S2)(S1)로 입력됨에 따라 제 3 도의 논리표에 도시한 바와 같이 0000, 0000, 1111, 1111, 1111, 1111, 1111, 1111, 1111의 값으로 바뀐 후 인버터(I2)에 의해 1111, 1111, 0000, 0000, 0000, 0000, 0000, 0000로 반전되어 멀티플렉서(4)의 선택단자(S)로 입력된다.The beep width designation signal 01000 is output as a 32-bit signal of 0000, 0000, 0000, 0000, 0000, 0000, 1111, 1111 while passing through the decoder 1, which is inverted to the input terminal R of the barrel shifter 2 again. While passing through (I 1 ), 1111, 1111, 1111, 1111, 1111, 1111, 1111, 0000, 0000 are inverted and input, and an offset signal of 11000 is selected terminals S16, S8, S4, and S2. As shown in the logical table of FIG. 3, the value is changed to 0000, 0000, 1111, 1111, 1111, 1111, 1111, 1111, 1111, and then 1111, 1111, It is inverted to 0000, 0000, 0000, 0000, 0000, 0000 and input to the selection terminal S of the multiplexer 4.

레지스터로부터 1111, 1111, 1010, 1010, 1111, 1111, 1010, 1010의 값을 갖는 원래 데이터가 입력된(R)으로 입력되는 배럴쉬프터(3)는 전자와 동일한 오프세트신호 11000가 선택단자(S16)(S8)(S4)(S2)(S1)로 입력됨에 따라 제 3 도에 도시한 것같이 24비트 만큼 자리 이동되어 1010, 10101, 1111, 1111, 1010, 1010, 1111의 값으로 멀티플렉서(4)의 입력단(B)으로 입력된다.The barrel shifter 3 in which original data having values of 1111, 1111, 1010, 1010, 1111, 1111, 1010, and 1010 is input from the register (R) is input to an offset signal 11000 equal to the former. As input to (S8) (S4) (S2) (S1), the multiplexer 4 is shifted by 24 bits as shown in FIG. 3 to the values 1010, 10101, 1111, 1111, 1010, 1010, 1111. It is input to the input terminal B of ().

그러므로 상기 선택단자(S)로 입력되는 값이 1일때는 선택단자(B)로 입력되는 원래 데이타를, 0일때는 선택단자(A)로 입력되는 0의 값을 출력시키므로, 1010, 1010, 0000, 0000, 0000, 0000, 0000, 0000의 데이타 출력이 출력단자(Z)를 통해 출력된다.Therefore, when the value inputted to the selection terminal S is 1, original data inputted to the selection terminal B is outputted, and when 0, the value 0 is inputted to the selection terminal A, 1010, 1010, 0000. The data output of 0000, 0000, 0000, 0000, 0000 is output through the output terminal Z.

따라서 본 발명의 가변비트필드 메이크 처리회로에 의하여서는 5비트의 비트폭 지정신호를 디코더(1)에 의해 비트크기만큼 1의 값을 갖는 32비트 신호로 출력되고 이는 다시 배럴쉬프터(2)에 의해 오프세트 신호가 지정된 비트크기만큼 자리이동한 후 멀티플렉서의 선택단자로 인가되도록 하여 배럴쉬프터를 거치면서 오프세트 신호가 지정된 비트크기만큼 자리이동된 원래 데이타의 비트를 선택하거나 0의 신호를 선택하도록 함으로써 특정픽셀 데이타가 임의의 비트폭이 비트오프세트 만큼 자리이동된 유용한 데이타로 변화시키면서 버스의 이용율은 향상시키고, 그래픽처리 프로그램의 실행 성능을 높인 것이다.Therefore, by the variable bit field make processing circuit of the present invention, a 5-bit bit width designation signal is output by the decoder 1 as a 32-bit signal having a value equal to 1 by the bit size, which is again generated by the barrel shifter 2. After the offset signal is shifted by the designated bit size, it is applied to the selector of the multiplexer, and the bit shifter selects a bit of the original data shifted by the specified bit size or selects a signal of 0 while passing through the barrel shifter. As specific pixel data is changed into useful data having an arbitrary bit width shifted by a bit offset, the utilization of the bus is improved and the performance of the graphics processing program is improved.

Claims (1)

5비트의 비트폭 지정신호를 비트크기만큼 1의 값을 갖는 32비트 신호로 출력하는 디코더(1)와, 상기 디코더(1)의 출력을 입력받아 선택단자(S16)(S8)(S4)(S2)(S1)로 인가되는 오프세트 신호를 비트크기만큼 자리이동시켜 출력하는 배럴쉬프터(2)와, 원래 데이타를 상기의 오프세트 신호의 비트크기만큼 자리이동시켜 출력하는 배럴쉬프터(3)와, 상기 배럴쉬프터(2)의 출력을 선택단자(S)로 입력받으면서 입력단(A)에 연결된 그라운드(GND)의 0이나 입력단(B)으로 입력되는 원래 데이타를 비트마다 선택하여 출력하는 그 입력 1출력 멀티플렉서(4)들로 구성됨을 특징으로 하는 가변비트필드 메이크 처리회로.A decoder 1 for outputting a 5-bit bit width designation signal as a 32-bit signal having a value of 1 by the bit size, and receiving the outputs of the decoder 1 to select terminals S16, S8, and S4 ( A barrel shifter 2 for shifting and outputting an offset signal applied to S2 and S1 by a bit size, and a barrel shifter 3 for shifting and outputting original data by a bit size of the offset signal; The input 1 which selects and outputs the original data inputted to the input terminal B or 0 of ground GND connected to the input terminal A while receiving the output of the barrel shifter 2 through the selection terminal S. A variable bitfield make processing circuit comprising: output multiplexers (4).
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