KR930002573B1 - 반도체 소자의 파워엎 안정회로 - Google Patents

반도체 소자의 파워엎 안정회로 Download PDF

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Abstract

내용 없음.

Description

반도체 소자의 파워엎 안정회로
제1(a)도는 종래의 구성도.
제1(b)도는 제1(a)도에 따른 전압상태도.
제2(a)도는 종래의 또다른 구성도.
제2(b)도는 제2(a)도에 따른 전압상태도.
제3(a)도는 본 발명에 따른 구성도.
제3(b)도는 제3(a)도에 의한 전압상태도.
제3(c)도는 VccH발행 회로도.
제3(d)도는 션트회로도.
제3(e)도는 VBB레벨 감지회로도.
* 도면의 주요부분에 대한 부호의 설명
1,10 : VP, VBL발생회로 2,20:VBB발생회로
3, 30 : VCCH 발생회로 4,40 : 어드레스스토로브회로
50 : VBB레벨감지회로 60 : VBB션트회로
VP: 셀 플레이트전압 VBL: 비트라인 전압
VBB: 백바이어스전압 VCCH : 전원전압 감지신호
본 발명은 반도체 메모리 장치에 있어 전원전압인가(power up)시에 래치엎 현상을 방지하는 회로에 관한 것으로서, 특히 4M DRAM 이상의 고집적 메모리 장치에서의 파워엎 안정회로에 관한 것이다.
1M 또는 4M DRAM 이상의 고집적 메모리장치에 있어서는 기판영역과 액티브 영역간에 PN 접합이 존재하기 때문에 전원전압이 인가(파워엎) 되었을때 워드라인, 비트라인 또는 셀플레이트에 인가되는 전압에 의해 커플링 잡음이 유기되어 래치업(latch up)의 여러가지 근원으로 작용한다.
따라서, 상기와 같은 고집적 메모리 소자에서의 외부서지(surge)에 의해 래치엎 현상을 억제시키기 위해서 종래에는 제1(a)도에 나타낸 바와같이 파워엎과 동시에 VP(셀플레이트전압)/VBL(비트라인전압)발생회로(1)와 VBB(백바이어스 전압)발생회로(2) 및 VCCH(전원전압 감지신호)발생회로(3)을 동작시키되 제1(b)도에 도시한 바와 같이 상기 전원전압(1a)의 파워엎을 감지하는 VCCH신호(1b)가 "로우"상태인 동안 내부 동작 제어회로(PAS 및 CAS) (4)를 프리차아지 시킴으로써 파워엎체의 래치엎 현상을 방지시키도록 하였다.
그러나 상기 제1(a) 및 (b)도에서 나타난 문제점은 상기 VCCH신호(1b)가 파워엎부터 "하이"상태로 되는 시간 t이 전원전압(1a)의 상승슬로프(slope)에 민감하게 영향을 받고, VCCH신호가 "하이"상태가 된 후에는 상기 내부 동작 제어신호(PAS 및 CAS)가 랜덤상태로 되므로 전원전압(1a)과 VP/VBL(1c)에 의해 백바이어스 전압 VBB(1d)가 전압커플링을 유발, 기판내의 PN접합을 "턴온"시킬 만큼의 PN다이오드 드레쉬홀드전압 VT까지 상승하여 결국 래치엎을 일으킬 가능성이 있다.
한편 제2(a)도에 도시된 종래의 또다른 파워엎 안정을 위한 회로구성도에서는, 파워엎과 동시에 VCCH발생회로(3)와 VBB발생회로(2)를 동작시키고, 상기 VCCH발생회로(3) 및 VBB발생회로(2)의 출력에 의해 VBB벨감지 회로(5)를 동작시킨 다음에, VP/VBL발생회로(1)를 동작시키는 방식을 취하고 있다.
상기와 같은 회로방식에서는 VP/VBL. 프리차아지를 VBB가 VBB레벨감지회로(5)에서 클램핑 레벨에 이른후에 함으로써, 전원전압 VCC에 의한 VBB커플링 VP/VBL에 의한 VBB커플링을 분리한 것이 특징이다. 그러나 이 회로의 문제점은 제2(B)도의 전압파형도에서 도시한 바와 같이, 전원전압(2a)이 "로우"상태에서 "하이"로의 상승슬로프(Up-Slope)가 느릴 경우, VBB(2C)가 클랭핑 레벨까지 가는데 걸리는 시간 t2가 길어지기 때문에, 정상적인 내부 동작 제어신호의 동작이(RAS 및 CAS인에이블 상태)이루어지기 전에 VP및 VBL.(2d)을 프리차아지해야 하는 포우즈 타임(pause time:200μs)동안에 프리차아지가 불가능해질 가능성이 있다. 그리고 상기 Vp및 VBL의 프리차아지 시간을 조절하기 위해서는 상기 VBB의 클랭핑 레벨을 조정해야 하는데, 이 VBB의 클램핑 레벨은 반도체 기판에서의 여러가지 복합적인 요소들에 의해 결정되는 값이므로 레벨조절이 사실상 어렵다.
따라서 본 발명의 목적은 반도체 메모리 장치에서 파워엎시에 전원전압, 셀플레이트 전압 및 비트라인 전압에 의한 백바이어스 전압의 커플링현상을 방지하고, 정상적인 어드레스 액세스 동작전의 안정된 프리차아지 동작을 할 수 있는 파워엎 안정화회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 고집적 반도체 메모리장치의 파워엎 안정회로에 있어서, 전원전압인가(또는 파워엎)와 동시에 구동되는 전원전압 감지신호 발생회로(30)와 셀플레이트 및 비트라인프리차아지회로(10)와 백바이어스 전압 발생회로(20)와, 상기 전원전압 감지신호 발생신호(30)의 출력신호인 전원전압 감지신호에 의해 구동되는 내부 동작 제어회로(60)와, 상기 전원전압 감지신호 발생회로(30)의 출력신호인 전원전압 감지신호와 상기 백바이어스 전압 발생회로(20)의 백바이어스 전압의 상태에 의해 백바이어스 레벨 감지신호를 출력하여 내부동작 제어회로(60)로 인가하는 백바이어스 레벨 감지회로(50)로 구성됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
제3(a)-(e)도는 본 발명에 따른 도면들이다. 제3(a)도는 파워엎 안정을 위한 본 발명의 회로구성도이며, 제3(b)도는 본 발명에 따른 전압 파형도이다.
상기 제3(a)도에서는 도시한 바와같이, 본 발명의 파워엎 안정회로는 파워엎(power up)시에 VP/VBL발생회로(10)와 VBL발생회로(20)와 VCCH 발생회로(30)가 동시에 구동되고, 상기 VCCH 발생회로(30)의 출력인 전원전압 감지신호 VCCH가 "L"인 동안 VBB션트회로(60)가 동작하고, 상기 VCCH신호와 상기 VBB발생회로(20)의 출력에 의해 동작되는 VBB레벨감지회로(50)와, 상기 VBB레벨감지회로(50)의 출력인 VBB레벨감지 회로 VBBL에 의해 동작하는 내부동작 제어회로(70)로 구성되어 있다. 상기 제3(b)도의 전압파형도에서 (a)는 전원전압 VCC를 (b)는 전원전압 감지신호 VCCH를, (c)는 백바이어스전압 VBB를, (d)는 VBB감지신호 VBBL를, (e)는 VP및 VBL의 전압레벨을 각각 나타낸다.
제3(c)도는 상기 제3(a)도에서 전원전압 감지신호(또는 파워엎 감지신호) VCCH를 출력하는 VCCH 발생회로(30)로서, 전원전압 VCC단자와 접지사이에 직렬연결된 다이오드 접속된 N형 IGFET(1) 및 MOS 캐패시터(2)와, 상기 N형 IGFET(1)와 MOS 캐패시터(2) 사이의 노드(11)에 드레인이 접속된 부하용 N형 IGFET(3)과, 상기 노드(11)를 중심으로 전원전압과 접지사이에 대칭으로 연결된 다이오드 접속형의 N형IGFET(4) 및 (5)와, 상기 노드(11)와 출력 VCCH 사이에 직렬연결된 인버터들(6-9)로 구성되어 있다. 제3(d)도는 상기 제3(a)도에서의 VBB션트회로(60)로서, 전원전압 감지신호 VCCH를 지연 및 정형하는 수단(61)(62)과, 상기 VCCH 신호를 게이트로 인가받고 전원전압 VCC단자에 채널이 연결된 P형 IGFET(64)와, 상기 P형 IGFET(64)의 채널과 접지사이에 채널이 연결된 P형 IGFET(63)과, 상기 P형 IGFET(62) 및 (63)사이의 노드(66)과 VBB발생회로(20)사이에 연결된 VBB전달수단(67)과, 상기 노드(66)에 게이트 접속되고 상기 VBB발생회로(20) 및 접지사이에 채널이 형성된 N형 션트IGFET(65)로 구성되어 있다.
제3(e)도는 상기 제3(a)도의 VBB레밸감지회로(50)로서, 전원전압 VCC단자와 VBB발생회로(20)사이에 채널이 직렬연결된 전원전압 제어용 P형 IGFET(51)와 저항용의 N형 IGFET(52)와 상기 전원전압 단자방향으로 동작하도록 다이오드 접속된 P형 IGFET(53)과, 상기 P형 및 N형 IGFET(51)(52) 사이의 노드(54)의 신호를 정형된 반전신호로 만드는 인버터들(55)과, 상기 인버터들(55)의 출력과 VCCH의 반전된 신호를 입력하여 래치하는 두개의 노아게이트로 구성된 래치회로(56)와, 상기 래치회로(56)의 출력과 상기 전원전압 제어용 P형 IGFET(51)의 게이트를 접속하는 노드(57)와, 상기 노드(57)의 신호를 정형하여 VBB레벨 감지신호 VBBL를 출력하는 인버터(58)로 구성되어 있다.
그러면 상기 구성에 의거하여 본 발명의 동작을 상세히 설명한다. 전원전압 인가(파워엎)되면 제3(c)도에서 다이오드 접속된 N형 IGFET(5)에 의해 OV로 클램핑되어 있던 노드(11)의 전위는 MOS 캐패시터(2)와 부하용 N형 IGFET(3)의 시정수에 따라 조금씩 상승하다가 인버터(6)의 N형 IGFET를 턴온시킬 만큼 VCC-VTN으로 차아지되고, 이에 의해 VCCH는 "로우"에서 "하이"상태로 출력되어 제3(d)도의 VBB션트회로(60)로입력된다. 상기 VCCH신호가 "로우"에서"하이"상태로 가게되면, 제3(d)도의VBB션트회로(60)에서 VCCH가 "로우"상태일때 턴온되어 션트 트랜지스터(65)로 하여금 VBB를 OV로 클램핑시키도록 한 P형 IGFET(64)가 턴오프된다. 그후 VCCH정형수단(62)에서 일정 폭의 "로우"레벨을 갖는 펄스가 발생되고 이 "로우" 상태동안 피모오스 트랜지스터(63)이 턴온되며 이 결과 노드(66)은 "하이"에서 "로우"로 디스차아지된다. 즉 션트 IGFET(65)는 턴오프되고 노드(66)은 VCC전달수단(67)에 의해 '__' 전압을 갖는 VBB에연결되어 VBB노드와 VSS는 완전히 분리되게 된다. 한편 제3(e)도의 VBB레벨감지 회로(50)는 최초에 "로우" 상태의 노드(57)의 전위에 P형 IGFET(51)에 턴온되어 노드(54)의 전위가 VCC레벨로 차아지된다.
물론 이때의 VCCH는 "로우"상태이므로 VSS발생회로(20)와 연결된 다이오드접속된 P형 IGFET(53)은 캐소드측, 즉 VBB가 OV로 클램핑되어 있는 상태이므로 "턴오프"상태이기 때문에 상기 노드(54)의 전위가 차아지엎되는 것이다. 그래서 상기 "하이"상태의 노드(54)의 전위는 인버터(55)의 최종출력을 "로우"로 만들기때문에 상기 래치회로(56)는 데이타 "0" 을 래치하고 있다. 그러나 VCCH가 "로우"에서 "하이"로 상승하고 VBB전압이 일정음 레벨로 가게되면 노드(54)의 레벨은 "로우"상태로 바뀌어 인버터(55)의 최종출력은 "하이"로 되고 이 결과 노드(57)은 "하이"로 바뀐다. 노드(57)의 "하이"는 VBBL를 "하이"로 만듦과 동시에 피모오스 트랜지스터(51)를 턴오프시켜 VCC에서 VBB로의 DC 전류 흐름의 제거는 물론 안정된 "하이 "래치 상태를 갖게한다. 즉 상기 VBB레벨 감지회로(50)는 VBB가 OV로 클램핑되어 있을 때에는 "로우"상태의 VBB감지신호 VBBL을 출력하여 제3(a)도의 내부동작 제어회로(70)의 PAS 및 CAS 체인을 프리차아지하고, VBB가 일정 음의 VBB레벨에 도달하면 "하이"상태의 VBB감지신호 VBBL을 출력하여, 제3(a)도의 내부 동작 제어회로(60)로 하여금 정상적인 내부 동작을 수행하도록 한다.
제3(b)도의 동작전압 파형도를 참조하면, 전원전압 VCC(a)가 VCC레벨로 되었을떼 VCCH(b)가 제3(c)도의 모오스캐패시터(2)와 부하형 N IGFET(3)에 의한 시정수만큼 t3시간 동안 지연된 후에 "하이"상태로 가고, 이에 의해 제3(d)도에서 션트 트랜지스터(65)에 의해 OV로 클램핑되어 있던 VBB(C)가 VBB레벨로 떨어지기 시작하고, VCCH가 "하이"상태로 되고 일정'__'의 전압에 VBB가 도달하면 VBBL신호(d)가 "하이"상태로 가게된다.
상술한 바와같이 본 발명은 반도체 메모리 장치의 파워엎시의 초기에 백바이어스 전압을 OV로 클램핑시킨 후 전원전압이 소정 전압 이상이 되었을때 상기 백바이어스 전압을 음의 전압으로 만들며 상기 백바이어스 전압이 소정의 원하는 음의 전압 레벨에 도달하였을때 정상적인 내부 회로 동작을 수행하도록 함으로써, 고집적 반도체 메모리 장치에서의 파워엎에 따른 래치엎 또는 전압커플링 현상을 억제할 수 있어 안정된 메모리 동작을 할수 있도록 하는 효과가 있다.

Claims (5)

  1. 고집적 반도체 메모리장치의 파워엎 안정회로에 있어서, 전원전압인가(또는 파워엎)와 동시에 구동되는 전원전압 감지신호 발생회로(30)와 셀플레이트 및 비트라인 프리차아지 회로(10)와 백바이어스 전압 발생회로(20)와, 상기 전원전압 감지신호 발생신호(30)의 출력신호인 전원전압 감지신호에 의해 구동되는 백바이어스 션트회로(60)와, 상기 전원전압 감지신호 발생회로(30)의 출력신호인 전원전압 감지신호와 상기백바이어스 전압 발생회로(20)의 백바이어스 전압의 상태에 의해 백바이어스 레벨 감지신호를 출력하여 내부 동작 제어회로(70)로 인가하는 백바이어스 레벨감지회로(50)로 구성됨을 특징으로 하는 파워엎 안정회로.
  2. 제1항에 있어서, 상기 전원전압 감지신호 발생회로(30)가 상기 전원전압이 소정레벨 이상이 되었을대 전원전압 감지신호를 인에이블시킴을 특징으로 하는 파워엎 안정회로.
  3. 제1항 또는 제2항에 있어서, 상기 백바이어스 션트회로(60)가 상기 전원전압 감지신호가 인에이블되기전에 백바이어스 전압을 OV로 클램핑하고, 상기 전원전압 감지신호가 인에이블된 후에는 상기 백바이어스 전압을 음의 레벨로 끌어내림을 특징으로 하는 파워엎 안정회로.
  4. 제1항에 있어서, 상기 백바이어스 레벨감지회로(50)가 백바이어스전압이 OV로 부터 소정레벨 이라도 강하되었을때 백바이어스 감지신호를 인에이블 시킴을 특징으로 하는 파워엎 안정회로.
  5. 제1항에 있어서, 상기 내부동작 제어회로(70)가 상기 백바이어스 감지신호가 인에이를되기 전에는 어드레스 스트로브 신호들을 프리차아지하고, 상기 백바이어스 감지신호가 인에이블된 후에는 상기 어드레스 스트로브신호들을 구동시킴을 특징으로 하는 파워엎 안정회로.
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