KR930001856B1 - 다층 레지스트를 이용한 미세패턴 형성방법 - Google Patents

다층 레지스트를 이용한 미세패턴 형성방법 Download PDF

Info

Publication number
KR930001856B1
KR930001856B1 KR1019900012178A KR900012178A KR930001856B1 KR 930001856 B1 KR930001856 B1 KR 930001856B1 KR 1019900012178 A KR1019900012178 A KR 1019900012178A KR 900012178 A KR900012178 A KR 900012178A KR 930001856 B1 KR930001856 B1 KR 930001856B1
Authority
KR
South Korea
Prior art keywords
resist
layer resist
forming
polymer material
silicon
Prior art date
Application number
KR1019900012178A
Other languages
English (en)
Other versions
KR920005352A (ko
Inventor
강호영
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019900012178A priority Critical patent/KR930001856B1/ko
Publication of KR920005352A publication Critical patent/KR920005352A/ko
Application granted granted Critical
Publication of KR930001856B1 publication Critical patent/KR930001856B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

내용 없음.

Description

다층 레지스트를 이용한 미세패턴 형성방법
제1a도 내지 제1c도는 종래의 단층 레지스트를 이용한 미세패턴 형성의 공정순서도.
제2a도 내지 제2c도는 제1a도 내지 제1c도에 의해 형성된 미세패턴의 단면도로써, 제2a도는 정상, 제2b도는 실리콘 확산량이 부족한 경우, 제2c도는 실리콘 확산량이 과도한 경우를 나타낸다.
제3a도 내지 제3e도는 종래의 이층 레지스트를 이용한 미세패턴 형성의 공정순서도.
제4a도 내지 제4d도는 본 발명에 의한 미세패턴형상의 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판
2 : 빛에 포지티브하게 작용하는 레지스트
2a : 노광되지 않은 부분 2b : 노광된 부분
10 : 노광에 의해 변하지 않는 고분자물질
20 : 레지스트
20a : 노광되지 않은 부분 20b : 노광된 부분
30 : 시릴화 되지않는 고분자 물질 40 : 레지스트
40a : 노광되지 않은 부분 40b : 노광된 부분
본 발명은 반도체소자 제조공정에 관한 것으로, 특히 다층 레지스트를 이용한 미세패턴 형성방법에 관한 것이다.
반도체소자 제조기술은 VLSI를 거쳐 ULSI(Ultra Large Scale Inte-grate Circuit)로 발전함에 따라 하나의 칩(Chip)위에 하나의 회로를 집적(IC : Inte-grate Circuit)하던 것에서 IF(Inte-grate Function), IS(Inte-grate System)의 기능을 할수 있도록 고기능화 되고 있다. 반도체소자의 이러한 고기능화는 메모리집적화의 페이스를 3년으로 단축하였은데 현재는 4MDRAM 생산준비를 거의 마치고, 1992년 전망하는 16MDRAM 양산을 목표로 검토가 진행중이다. 소자의 고집적화를 위해서는 제조공정마다 고정도 미세가공법이 요구되는데 회로의 모양을 가능하게 하는 사진식각에 있어서 그 필요성은 더욱더 증가되고 있다. 단층의 레지스트(Resist)를 사용하는데 패턴을 만들던 최초의 사진식각법은 반도체기판위에 패턴을 형성하고자 하는 물질, 이를테면, 다결정실리콘, 나이트라이트, 산화물 혹은 알루미늄등의 금속을 성장 또는 침적하고, 그 위에 레지스트를 스핀코팅하여 얇게 도포하고, 원하는 패턴을 형성하기 위한 적당한 마스크를 이용하여 노광, 현상 및 식각의 과정을 거쳐 패턴을 형성하는 것이다. 단층 레지스트를 이용한 사진식각법은 간단한 공정으로써 패턴을 형성할수 있다는 장점이 있지만, 얇은 막은 구멍이 나기쉽고 패턴을 형성하고자 하는 막의 표면의 굴곡이 심할때는 포토마스킹에 문제가 생겨 미세한 선폭을 형성하는 것이 어렵게 되었다. 이러한 문제점을 해결하기 위하여 짧은 파장의 광원, 대구경의 렌즈와 함께 레지스트의 특성이 개선되어 왔으나 이들 방법은 분해능의 향상에는 좋은 결과를 내었으나 촛점심도를 낮게하여 정교한 조절을 요구하는 결과를 가져오게 하였으므로 이로인한 다층 레지스트를 이용하는 기법의 발달은 필연적으로 요구되었다. 이층 레지스트법, 3층 레지스트법이 이에 속한다.
3층 레지스트법은 기판의 단차를 실효적으로 평탄화할수 있도록 충분한 두께로 도포된 하층 레지스트와 산소를 이용한 RIE(Reactive Ion Eching) 식각에 내성을 갖는 재료로 형성된 중간층과 그 위에 방사선 감응성 고분자 재료로 된 상층 레지스트로 구성된다. 패턴형성에 있어서, 통상의 노광 및 현상에 의해서 상층 레지스트에 소정의 패턴을 형성하고 이를 마스크로 하여 중간층을 식각하고 얻어진 중간층을 마스크로 하여 하층 레지스트를 에칭한다. 그 결과 기판단차나 반사의 영향이 없는 고해상도의 표면 이미지(Image)를 사용한 패턴형성이 가능해진다. 3층 레지스트법의 우수한 패턴형성 능력은 많은 보고가 제시하는 바와 같지만, 이 방법은 공정이 복잡하고 처리량이 적다는 결점이 있어 보다 간단한 공정법이 필요하게 되었다.
레지스트에 실리콘을 첨가시켜서 산소 RIE에 내성을 부여함으로써 3층 레지스트법에 있어서 패턴전달에 필요했던 중간층을 생략할수 있는 실리콘 함유 프로세서(Si 함유 Process)는 3층 레지스트법의 복잡한 공정을 간단하게 할 수 있는 방법이다. 여기에는 미리 레지스트 속에 실리콘을 함유시키는 방법(실리콘 함유 레지스트)과 노광후에 레지스트 속에 실리콘을 첨가하는 방법이 있고, 후자의 경우, 또 다시 노광후 선택적으로 실리콘을 첨가하는 방법(DESIRE법; Diffusion Enhanced Silylating Resist)과 현상후에 레지스트에 실리콘을 첨가시키는 방법(SIBIS법; Silylating Bi-layer Resist System)으로 나누어진다.
DESIRE법은 제1a도로부터 제1c도에 도시한 바와 같이, 실리콘 기판(1)위에 레지스트를 도포한 후 마스크(3)를 씌우고 노광하는 제1공정(제1a도)과, 상기 이미지 노광후 레지스트가 도포된 상기 실리콘 기판을 HMDS(Hexa Methyl Kisillusion)분위기에서 가열하면서 실리콘 확산하여 노광되지 않은 부분(2a)을 선택적으로 시릴화하는 제2공정(제1b도)과, 상기 실리화된 부분을 마스크로 하여 산소 RIE식각에 의해 원하는 패턴을 얻게되는 제3공정(제1c도)으로 이루어진다. 이 방법은 공정이 간단하다는 이점이 있지만 제2b도와 제2c도에서 보는 바와 같이 확산되는 실리콘의 양이 많을때의 패턴형성모양(제2b도)과, 적을때의 패턴형성모양(제2c도)이 확산되는 실리콘의 양에 따라 원치않는 모양으로 형성되므로 형상이 불량해지고 선폭조절이 곤란해진다.
SIBIS법은 DESIRE법에서 발생되는 형상불량과 불안정한 선폭조절의 문제점을 해결하고 있는데, 제3a도부터 제3e도를 참조하여 설명하고자 한다. 단층의 레지스트를 도포하는 DESIRE법과는 달리, 실리콘 기판(1)위에 노광에 의해 변하지 않는 고분자물질(10)을 1층 레지스트로, 그 위에 통상의 레지스트(20)를 이층 레지스트로 도포하는 이층 레지스트법을 이용한다. 도포된 이층의 레지스트위에 마스크(3)를 씌우고 노광하는 제1공정(제3a도)과, 상기 2층 레지스트를 습식현상하여 노광되지 않은 부분이 남게되는 제2공정(제3b도)과, 실리콘 입자를 확산하므로 상기 습식현상후 남은 부분을 시릴화하는 제3공정(제3c도)과, 상기 시릴화된 부분을 마스크로 하여 산소 RIE식각에 의해 원하는 패턴을 얻게되는 제4공정(제3d도)으로 이루어 진다. SIBIS법은 이층의 레지스트를 이용함으로써 형상불량과 불안정한 선폭조절의 문제점을 해결할수 있지만, 단층 공정에 비하여 공정상 2단계가 복잡해지므로 오염의 소지가 많고 수율이 낮아진다는 문제점을 갖고 있다.
본 발명의 목적은 단층공정에서 발생가능한 형상불량과 이층 공정에서 생기는 공정의 복잡함을 해결하기 위한, 다층 레지스트를 이용한 미세패턴 형성법을 제공하는데 있다.
본 발명의 상기목적은 SIBIS법에서 습식현상후 시릴화하는 공정을, 노광후 현상공정이 없이 곧바로 시릴화함으로써 달성된다.
이층 레지스트의 1층 레지스트로는 시릴화 되지않는 고분자물질을 도포하고, 그 위해 통상의 레지스트를 2층 레지스트로 도포한 후 노광하는 제1공정과, 상기 이미지 노광후 실리콘 확산과정을 거침으로써 노광되지 않은 부분을 선택적으로 시릴화하는 제2공정과, 상기 시릴화된 부분을 마스크로 하여 건식식각함으로써 원하는 패턴을 얻게 되는 제3공정을 거침으로써 공정의 단순화와 현상에서 생기는 잔여물질에 의한 오염을 없앨 수 있다.
본 발명은 첨부된 도면을 참조로 하여 설명하기로 한다.
본 발명을 따른 다층 레지스트를 이용한 미세패턴 형성법을 제4a도로부터 제4d도를 참조하여 설명하고자 한다. 제4a도는 본 발명에 의한 레지스트의 노광에 관한 것으로, 실리콘 기판(1)위에 시릴화 되지않는 고분자물질(30)을 도포한 1층 레지스트와 그위에 통상의 레지스트(40)를 2층 레지스트로 도포한 후, 마스크(3)를 사용하여 노광하고 있다. 이때 시릴화 되지않는 고분자물질로써 폴리이미드 혹은 고온 베이크된 고분자물질을 사용한다. 본 발명의 실시예에서 사용한 상기 2층 레지스트(40)로써, 빛에 포지티브하게 작용하는 레지스트(Positive PR)를 사용함으로써 빛에 노광되지 않은 부분(40a)이 시릴화 부분으로 남게되나, 본 발명에 따른 또 다른 실시예로써 빛에 네가티브하게 작용하는 레지스트(Negative PR)를 사용할 때는 빛에 노광된 부분이 시릴화 부분으로 남게 된다는 것은 도면으로써 첨부하지는 않았지만, 본 발명 분야의 기술적 사상내에서 통상의 지식을 가진자에 의하여 실시 가능함은 명백하다. 제4b도는 실리콘 확산공정(시릴화)으로써, 상기 이미지 노광후, 이층의 레지스트로 도포된 상기 실리콘 기판을 HMDS 분위기에서 가열하면서 실리콘 확산을 시키므로써 관한 것으로써, 상기 실리콘 확산공정에 의한 상기 시릴화된 부분(40a)을 마스크로 하여 상기 1층 레지스트(30)를 식각함으로써 상기 2층 레지스트(40)에 형성된 이미지를 전달할수 있다. 이때 본 발명에서는 건식식각법으로 이방성 식각을 위한 산소 RIE식각법을 이용한다. 제4d도는 제4a도부터 제4c도의 과정을 거침으로 최종 패턴을 형성한 단면도이다.
상기와 같은 본 발명에 의한 다층 레지스트를 이용한 미세패턴 형성법의 채택은 종래 DESIRE법에서 발생된 형상불량을 방지하고 선폭을 용이하게 조절할수 있으므로 원하는 형성을 얻기가 쉽고, 노광후 현상없이 곧 바로 시릴화함으로써 종래 SIBIS법에비해 공정이 단순하여 수율을 높일수 있으며, 현상시 생기는 잔여물질이 남지 않으므로 이로 인한 오염을 방지할수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백한다.

Claims (5)

  1. 다층 레지스트를 이용한 미세패턴 형성법에 있어서, 반도체 기판위에 시릴화되지 않는 고분자물질을 도포하는 제1공정과, 감광성물질을 상기 고분자물질위에 도포한 후 노광하는 제2공정과, 실리콘을 확산시킴으로써 상기 감광성 물질의 노광되지 않은 부분을 선택적으로 시릴화하는 제3공정과, 상기 감광성물질의 시릴화된 부분을 마스크로 하여 상기 감광성물질의 시릴화되지 않은 부분 및 상기 고분자 물질을 식각하여 원하는 패턴을 형성하는 제4공정으로 이루어지는 것을 특징으로 하는 다층 레지스트를 이용한 미세패턴 형성법.
  2. 제1항에 있어서, 상기 1층 레지스트로 사용되는 물질과 상기 2층 레지스트로 사용되는 물질이 서로 다른 방사선에 감응하는 것을 특징으로 하는 다층 레지스트를 이용한 미세패턴 형성법.
  3. 제1항에 있어서, 상기 1층 레지스트로 사용되는 물질에 폴리이미드를 사용하는 것을 특징으로 하는 다층 레지스트를 이용한 미세패턴 형성법.
  4. 제1항에 있어서, 상기 1층 레지스트로 사용되는 물질에 고온 베이크된 감광성물질을 사용하는 것을 특징으로 하는 다층 레지스트를 이용한 미세패턴 형성법.
  5. 제1항에 있어서, 상기 식각공정은 산소 RIE 식각법을 이용하는 것을 특징으로 하는 다층 레지스트를 이용한 미세패턴 형성법.
KR1019900012178A 1990-08-08 1990-08-08 다층 레지스트를 이용한 미세패턴 형성방법 KR930001856B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900012178A KR930001856B1 (ko) 1990-08-08 1990-08-08 다층 레지스트를 이용한 미세패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900012178A KR930001856B1 (ko) 1990-08-08 1990-08-08 다층 레지스트를 이용한 미세패턴 형성방법

Publications (2)

Publication Number Publication Date
KR920005352A KR920005352A (ko) 1992-03-28
KR930001856B1 true KR930001856B1 (ko) 1993-03-15

Family

ID=19302138

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012178A KR930001856B1 (ko) 1990-08-08 1990-08-08 다층 레지스트를 이용한 미세패턴 형성방법

Country Status (1)

Country Link
KR (1) KR930001856B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010039301A (ko) * 1999-10-29 2001-05-15 김영남 전계방출표시소자의 스페이서 고정방법
KR100447974B1 (ko) * 2001-12-27 2004-09-10 주식회사 하이닉스반도체 감광막 패턴 형성방법

Also Published As

Publication number Publication date
KR920005352A (ko) 1992-03-28

Similar Documents

Publication Publication Date Title
KR970007173B1 (ko) 미세패턴 형성방법
US6093508A (en) Dual damascene structure formed in a single photoresist film
US6337172B1 (en) Method for reducing photolithographic steps in a semiconductor interconnect process
US20040102048A1 (en) Method for manufacturing semiconductor device
US5286607A (en) Bi-layer resist process for semiconductor processing
US5756256A (en) Silylated photo-resist layer and planarizing method
JP2532589B2 (ja) 微細パタ―ン形成方法
KR930001856B1 (ko) 다층 레지스트를 이용한 미세패턴 형성방법
US5064748A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
JPH05234965A (ja) コンタクトホールの形成方法
US8765612B2 (en) Double patterning process
US8138059B2 (en) Semiconductor device manufacturing method
KR20010011143A (ko) 반도체소자의 미세패턴 형성방법
US6156480A (en) Low defect thin resist processing for deep submicron lithography
JPH09232428A (ja) 半導体装置の製造方法
JPH06105678B2 (ja) 半導体装置の製造方法
JP2666420B2 (ja) 半導体装置の製造方法
KR100365751B1 (ko) 반도체소자의콘택홀형성방법
KR0144229B1 (ko) 반도체 소자의 미세 콘택 형성 방법
KR950012541B1 (ko) 반도체 소자의 미세패턴 형성방법
JPH0513325A (ja) パターン形成方法
KR0156106B1 (ko) 금속배선 공정에서의 패턴 형성방법
KR0124633B1 (ko) 아이엠디(imd)를 이용한 메탈패턴 형성방법
JPH03142466A (ja) 半導体装置の製造方法及びそれに用いられるマスク
KR100208667B1 (ko) 반도체 장치의 미세 패턴형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010215

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee