KR930000670B1 - Interface circuit of common ram between main cpu and sub-cpu - Google Patents

Interface circuit of common ram between main cpu and sub-cpu Download PDF

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KR930000670B1
KR930000670B1 KR1019900013053A KR900013053A KR930000670B1 KR 930000670 B1 KR930000670 B1 KR 930000670B1 KR 1019900013053 A KR1019900013053 A KR 1019900013053A KR 900013053 A KR900013053 A KR 900013053A KR 930000670 B1 KR930000670 B1 KR 930000670B1
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Abstract

The X,Y communication data and ordinary data are stored on a same area of a common RAM to minimize logic circuit. An interrupt signal is transmitted to a sub CPU when a main CPU accesses a common RAM so that X,Y communication data access delay time due to common usage of a common RAM is shortened. The circuit includes an interrupt signal generator (12) comprising a flip-flop (F/F1) and inverters (I1,I2) to generate and to transmit interrupt signal to a sub-CPU when a write enable signal is generated by a main CPU, a handshake interface unit (13) for applying output signal of access control port (P1) of a sub-CPU to a control data port (D7) of a main CPU according to read enable signal of a main CPU.

Description

메인 CPU와 서브 CPU의 공용램 인터페이스 회로RAM interface circuit of main CPU and sub CPU

제1도 및 제2도는 종래 메인 CPU와 서브 CPU의 공용램 인터페이스 회로 블록도.1 and 2 are block diagrams of a common RAM interface circuit of a conventional main CPU and a sub-CPU.

제3도는 본 발명에 따른 메인 CPU와 서브 CPU의 공용램 인터페이스 회로 구성도.3 is a diagram illustrating a common RAM interface circuit of a main CPU and a sub CPU according to the present invention.

제4도 (a) 내지 (j)는 본 발명에 다른 각부 타이밍도.4 (a) to (j) are timing diagrams of other parts of the present invention.

* 도면의 주요부분 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 메인 CPU 12 : 인터럽트 발생부11: main CPU 12: interrupt generator

13 : 핸드 세이크 인터페이스부 14 : 공용램 인터페이스부13: handshake interface 14: common ram interface

본 발명은 FA 분야의 콘트롤러들 중에서 메인 CPU와 서브 CPU가 공용램을 사용하여 교신함에 있어서, 특히 메인 CPU와 서브 CPU간의 공용램 억세스(Access)의 지연시간을 줄여 효율적인 인터페이스를 하도록 하기위한 메인 CPU와 서브 CPU의 공용램 인터페이스 회로에 관한 것이다. 마스터(Master)역할을 하는 콘트롤러의 메인 CPU가 각기 특수기능을 갖는 서브 CPU와 공용램을 억세스(Access)하여 데이타를 교신하는데, 이 데이타는 서브 CPU의 상태를 알 수 있는 상태교신 데이타(이하 X교신 데이타)와 지령을 내리는 지령교신 데이타(이하 Y교신 데이타)로 구성되는 교신 데이타 그리고, 일반 데이타로 나눌 수 있다. 일반 데이타는 X,Y 교신 데이타에 비해 대량이고 고속의 억세싱을 요하지 않지만 X,Y교신 데이타는 서브 CPU의 지령과 상태를 나타내므로 고속의 억세싱이 효율적이다.In the present invention, the main CPU and the sub-CPU communicate among the controllers in the FA field using the common RAM, and in particular, the main CPU for reducing the delay time of the common RAM access between the main CPU and the sub-CPU to enable an efficient interface. And the common RAM interface circuit of the sub CPU. The main CPU of the controller acting as a master accesses data by accessing a sub-CPU with a special function and a common RAM, and this data is the state communication data (hereinafter, X). Communication data) consisting of communication data) and command communication data for giving commands (hereinafter referred to as Y communication data), and general data. General data does not require much faster and faster access than X and Y communication data. However, X and Y communication data represent the commands and status of the sub-CPU.

종래의 메인 CPU와 서브 CPU의 공용램 인터페이스는 제1도에 도시된 바와 같이 메인 CPU(1)와 서브 CPU(4)가 X, Y 교신 데이타 인터페이스부(2)를 통해 X, Y 교신 데이타를 인터페이스하고, 일반 데이타 공용램(3)을 통해 일반 데이타를 인터페이스하며, 핸드 세이크(Hand Shake)에 의해 억세싱을 제어한다. 그리고, 제2도는 전체적으로 하드웨어를 간소화하기 위하여 X, Y 교신 데이타가 공용램(3')의 한 영역에 포함되어 있다. 제1도와 같이 X, Y 교신 데이타가 공용램(3)과 분리되어 있을 때는 메인 CPU(1)의 X, Y 교신 데이타 억세싱이 서브 CPU(4)의 일반 데이타 억세싱과 무관하게 이루어진다. 제2도에서와 같이 공용램(3')에 X, Y 교신 데이타를 포함시키게 되면, 메인 CPU의 X, Y교신 데이타 억세싱은 서브 CPU(4)의 일반 데이타 억세싱이 진행중일 때 핸드 세이크에 의해 완료후 이루어진다. 그러나, X, Y 교신 데이타 억세스 영역과 일반 데이타 억세스 영역이 서로 독립되어 있을 경우, X, Y 교신 데이타를 고속으로 억세스하는 장점이 있는 반면 더욱 많은 회로를 필요로 하는 단점이 있고, X, Y 교신 데이타 억세스 영역을 일반 데이타 억세스 영역에 포함시켰을 경우, 회로를 줄일 수 있지만 서브 CPU가 대량의 일반 데이타를 억세스하는 중에는 CPU가 X, Y 교신 데이타를 억세스하지 못하고 기다려야 하므로 X, Y 교신 데이타의 억세스 지연이 단점으로 나타나게 된다.In the conventional RAM interface of the main CPU and the sub-CPU, as shown in FIG. 1, the main CPU 1 and the sub-CPU 4 communicate X and Y communication data through the X and Y communication data interface unit 2. Interface, general data is interfaced via the common data sharing RAM 3, and accessibility is controlled by a hand shake. In FIG. 2, X and Y communication data are included in one area of the shared RAM 3 'in order to simplify the hardware as a whole. As shown in FIG. 1, when the X and Y communication data are separated from the common RAM 3, the X and Y communication data accessing of the main CPU 1 is performed irrespective of the general data accessing of the sub CPU 4. As shown in FIG. As shown in FIG. 2, when the X and Y communication data are included in the common RAM 3 ', the X and Y communication data accessing of the main CPU is performed when the normal data accessing of the sub CPU 4 is in progress. After completion by However, when the X and Y communication data access area and the general data access area are independent of each other, there is an advantage of accessing the X and Y communication data at high speed, but there is a disadvantage of requiring more circuits, and X and Y communication. If the data access area is included in the general data access area, the circuit can be reduced, but the access delay of the X and Y communication data is delayed because the CPU must wait without accessing the X and Y communication data while the sub CPU is accessing a large amount of general data. This is a disadvantage.

본 발명은 이와 같은 문제점을 감안하여 메인 CPU와 서브 CPU가 서로 통신 할때 X, Y 교신 데이타와 일반 데이타 영역을 하나의 공용램 영역에 포함시켜 로직회로를 축소화 시키고, 그에 따른 메인 CPU의 X, Y 교신 데이타 억세스 지연은 인터럽트 신호를 서브 CPU에 보내서 메인 CPU에 우선권을 주어 X, Y 교신 데이타 억세스를 고속화시키도록 하기 위한 메인 CPU와 서브 CPU의 공용램 인터페이스 회로를 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다. 제3도는 본 발명에 다른 메인 CPU와 서브 CPU의 공용램 인터페이스 회로도로서, 이에 도시한 바와 같이 메인 CPU(11)의 쓰기신호(

Figure kpo00001
)를 클록신호(CK1)로 인가받고, 그 메인 CPU(1)의 제어데이타(D7)를 인버터(I1)를 통해 입력(D1)받는 플립플롭(F/F1)의 출력(Q1)을 인버터(I2)를 통해 서브 CPU(15)의 인터럽트 신호(
Figure kpo00002
)로 출력하는 인터럽트 발생부 (12)와, 상기 메인 CPU(11)의 쓰기신호(
Figure kpo00003
) 및 제어데이타(D7)를 클럭신호 (CK2) 및 입력(D2) 신호로 각기 인가받는 플립플롭(F/F2)의 출력(Q2)을 상기 인터럽트 발생부(12)의 플립플롭(F/F1) 출력(Q1)과 오아게이트(OR1)에서 조합하고, 그 오아게이트(OR1)의 출력을 낸드게이트(NAND1)의 일측 입력으로 인가한후 그 낸드게이트(NAND1)의 출력을, 서브 CPU (15)의 제어포트(P1)출력을 일측 입력으로 인가받는, 낸드게이트(NAND2)의 타측 입력으로 인가하며, 그 낸드게이트(NAND2)의 출력을 상기 서브 CPU(15)의 제어포트(P2) 입력으로 인가함과 아울러 상기 낸드게이트(NAND1)의 타측 입력으로 인가하고 , 그 낸드게이트(NAND1)의 출력을 상기 메인 CPU(11)의 읽기신호(
Figure kpo00004
)에 의해 제어받는 3-상태 버퍼(T-B1)를 통한후 상기 메인 CPU(11)의 제어데이타(D7)와 공통으로 상기 플립플롭(F/F2)의 입력(D2)으로 인가함과 아울러 상기 인버터(I1)를 통해서 상기 플리플롭(F/F1)의 입력(D1)으로 인가하도록 하는 핸드 세이크 인터페이스부(13)와, 메인 CPU(11)와 서브 CPU(15)가 억세스하는 공용램(DPR) 인터페이스부(14)로 구성하였다. 이와 같이 구성한 본 발명의 작용 및 효과를 설명하면 다음과 같다. 메인 CPU(11)에서 공용램(DPR)을 억세스할 경우에는, X, Y 교신 데이타를 억세스할때와 일반 데이타 영역을 억세스할때로 구별되는데, 먼저, X, Y 교신 데이타를 억세스할때는 제어데이타(D7)를 저전위("0")로하고, 쓰기신호(
Figure kpo00005
)를 저전위로 출력하면, 인터럽트 발생부(12)의 플립플롭(F/F1)이 고전위 출력(Q1)을 하여 오아게이트(OR1)의 출력이 고전위가 된다. 이때 메인 CPU(11)는 그의 제어데이타(D7) 포트를 통해 낸드게이트(NAND1)의 출력을 읽는다. 즉, 저전위 읽기신호(
Figure kpo00006
)를 출력하면 3-상태 버퍼(T-B1)가 온상태로 낸드게이트(NAND1)의 출력이 제어데이타(D7)포트에 전달된다. 이 낸드게이트(NAND1)의 출력이 저전위로 제어데이타(D7)포트가 저전위상태가 되면 서브 CPU(15)가 억세스하지 않는 상태이므로 메인 CPU(11)가 억세스할 수 있으며, 또한 낸드게이트 (NAND1)의 출력이 고전위였다면, 저전위 제어데이타(D7)에 의해 인터럽트 발생부(12)에서 인버터(I1)를 통해 고전위로 플립플롭(F/F1)에 입력(D1)되고, 이 고전위 입력(D1)이 쓰기신호 (
Figure kpo00007
)에 의한 클럭(CK1)에 따라 고전위 출력(Q1)이 되어 인버터(I2)를 통해 저전위 신호로 서브 CPU(15)에 인터럽트(
Figure kpo00008
)를 걸게 되므로 그 서브 CPU(15)가 그의 포트(P1)를 저전위로 제어하여 낸드게이트(NAND2)의 출력을 고전위가 되게 하고, 이에따라 낸드게이트(NAND1)의 출력이 저전위가 되므로, 메인 CPU(11)가 억세스 가능한 상태가 된다. 따라서 메인 CPU(11)가 X, Y 교신 데이타를 억세스하고자 할 경우에는 그의 제어데이타(D7) 포트를 저전위 신호를 출력후 쓰기신호(
Figure kpo00009
) 및 읽기신호 (
Figure kpo00010
)에 의해 인터럽트 발생부(15)를 통해 서브 CPU(15)에 인터럽트(
Figure kpo00011
) 발생함과 서브 CPU (15)의 억세스 상태를 읽어 그의 제어데이타(D7) 포트가 저전위가 상태가 되면, 공용램(DPR)을 억세스하여 X, Y 교신 데이타를 억세스하므로, 메인 CPU (11)가 공용램 (DPR) 억세스 지연시간을 막는다. 메인 CPU(11)가 일반 데이타 영역을 억세스할때에는 제어데이타(D7)를 고전위("1")로 출력후 쓰기신호(
Figure kpo00012
)를 출력하면, 핸드세이크 인터페이스부(13)의 플립플롭 (F/F2)이 고전위 출력(Q2)을 하여 오아게이트 (OR1)의 출력이 고전위가 되므로, 읽기신호(
Figure kpo00013
)에 의해 3-상태 버퍼(T-B1)를 통해 낸드게이트(NAND1)의 출력을 제어데이타(D7) 포트로 읽어 서브 CPU (15)의 억세스가 끝나는 낸드게이트(NAND1)의 출력이 저전위가 될때까지 기다린뒤 억세스한다. 이때는 인터럽트(
Figure kpo00014
)가 발생하지 않으므로 서브 CPU(15)가 억세스 후 그의 제어포트 (P1)에 저전위 출력을 하여 낸드게이트(NAND1)의 출력이 저전위가 될때까지 기다린다. 여기서, 메인 CPU(11)가 X, Y 교신 데이타 및 일반 데이타 영역을 억세스 한 후에는 클리어(CLR)신호를 출력하여 플립플롭(F/F1),(F/F2)의 출력을 저전위가 되게하므로, 오아게이트(OR1)의 출력이 저전위가 되어 낸드게이트(NAND2)가 고전위 출력상태를 유지하게 한다. 그리고, 서브 CPU(15)가 공용램(DPR)을 억세스할 경우에는 그의 제어포트(P1)를 고전위 출력이 되게한 후 낸드게이트(NAND2)의 출력을 그의 입력포트(P2)를 통해 읽어서 공용램(DPR)을 억세스한다. 인터럽트 (
Figure kpo00015
)가 걸리게 되면 서브 CPU(15)는 그의 제어포트(P1)를 저전위로 인터럽트 루틴수행을 하도록 한다. 제4도 (a) 내지 (j)는 본 발명에 따른 각부 타이밍도로서, 이에 도시한 바와 같이, 메인 CPU(11)에서 제어데이타(D7) 및 쓰기신호(
Figure kpo00016
)를 (a) 및 (b)와 같이 저전위 신호로 출력하면, 인터럽트 발생부(12)의 플립플롭(F/F1) 출력 (Q1)이 (d)와 같이 고전위가 되어 핸드 세이크 인터페이스부(13)의 오아게이트 (OR 1) 출력이 (e)와 같이 고전위가 된다. 이에따라 인터럽트 발생부(12)에서 인버터(I2)를 통해서 (h)와 같이 저전위 인터럽트(
Figure kpo00017
) 신호를 서브 CPU(15)에 출력하여 인터럽트(
Figure kpo00018
)를 건다. 이 인터럽트 (
Figure kpo00019
)에 따라 서브 CPU(15)는 (f)와 같이 그의 제어포트(P1)에 저전위 펄스 출력을 하여 낸드게이트 (NAND2)의 출력에 의해 입력포트 (P2)에 (g)와 같은 고전위 신호를 인가받으므로 메인 CPU(11)에 억세스 권한을 넘겨준다. 그리고, 제어포트(P1)의 (f)와 같은 저전위 펄스에 따라 낸드게이트(NAND1)의 출력이 (i)와 같이 저전위 출력이 되므로 메인 CPU(11)가 (c)와 같은 읽기신호(
Figure kpo00020
)를 출력하여 3-상태 버퍼(T-B1)를 통해 낸드게이트(NAND1)의 출력을 읽으면 제어데이타(D7) 포트에 (a)와 같은 저전위 제어데이타이므로 메인 CPU(11)는 공용램 (DPR)의 X, Y 교신 데이타 영역을 인터럽트 루틴으로 억세스한다. 메인 CPU(11)의 X, Y 교신 데이타 영역 억세스 후 (j)와 같이 클리어신호(CLR)를 출력하면 플립플롭 (F/F1)의 출력(Q1), 오아게이트(OR1)의 출력 저전위로 반전되고, 이에따라 인터럽트 (
Figure kpo00021
)가 해제됨과 아울러 서브 CPU(15)가 공용램(DPR) 억세스 권리를 갖게 된다.In view of the above problems, the present invention reduces the logic circuit by including the X and Y communication data and the general data area in one common RAM area when the main CPU and the sub CPU communicate with each other. The Y communication data access delay is a common RAM interface circuit between the main CPU and the sub CPU for sending an interrupt signal to the sub CPU to give priority to the main CPU to speed up the X and Y communication data access. With reference to the following in detail. 3 is a diagram of a common RAM interface circuit of a main CPU and a sub-CPU according to the present invention. As shown in FIG.
Figure kpo00001
) Is applied to the clock signal CK1, and the output Q1 of the flip-flop F / F1, which receives the control data D7 of the main CPU 1 through the inverter I1, is inputted to the inverter ( Interrupt signal of the sub CPU 15 (I2)
Figure kpo00002
) And the write signal of the main CPU 11
Figure kpo00003
) And the output Q2 of the flip-flop F / F2, which receives the control data D7 as the clock signal CK2 and the input D2 signal, respectively, and the flip-flop F / F1 of the interrupt generator 12. ) Is combined at the output Q1 and the OR gate OR1, and the output of the OR gate OR1 is applied to one input of the NAND gate NAND1, and then the output of the NAND gate NAND1 is sub-CPU 15. Control port (P1) output is applied to the other input of the NAND gate (NAND2), which is applied as one input, and the output of the NAND gate (NAND2) to the control port (P2) input of the sub-CPU 15. The NAND gate NAND1 is applied to the other input of the NAND gate NAND1, and the output signal of the NAND gate NAND1 is read from the main CPU 11.
Figure kpo00004
Through the three-state buffer (T-B1) controlled by the control panel) and applied to the input (D2) of the flip-flop (F / F2) in common with the control data (D7) of the main CPU (11) Handshake interface unit 13 for applying to the input D1 of the flip-flop (F / F1) through the inverter (I1), the common RAM (accessed by the main CPU 11 and the sub-CPU 15) DPR) interface unit 14 was configured. Referring to the operation and effects of the present invention configured as described above are as follows. When accessing the common RAM (DPR) from the main CPU 11, it is divided into accessing the X and Y communication data and accessing the general data area. First, the control data is used to access the X and Y communication data. (D7) is set to the low potential ("0"), and the write signal (
Figure kpo00005
) Is output at low potential, the flip-flop F / F1 of the interrupt generator 12 performs a high potential output Q1, and the output of the oragate OR1 becomes a high potential. At this time, the main CPU 11 reads the output of the NAND gate NAND1 through its control data D7 port. That is, the low potential read signal (
Figure kpo00006
), The 3-state buffer T-B1 is turned on, and the output of the NAND gate NAND1 is transferred to the control data D7 port. When the output of the NAND gate NAND1 is at a low potential and the control data D7 port is at a low potential state, the sub CPU 15 is inaccessible and thus the main CPU 11 can access the NAND gate NAND1. If the output of V1 is high potential, the low potential control data D7 is inputted to the high-potential flip-flop F / F1 D1 through the inverter I1 by the interrupt generator 12, and this high potential input is performed. (D1) this write signal (
Figure kpo00007
Becomes a high potential output Q1 in accordance with the clock CK1 by < RTI ID = 0.0 > 1 < / RTI > and interrupts the sub CPU 15 with a low potential signal through the inverter I2.
Figure kpo00008
Since the sub CPU 15 controls its port P1 at low potential, the output of the NAND gate NAND2 becomes high potential, and thus the output of the NAND gate NAND1 becomes low potential. The CPU 11 is in an accessible state. Therefore, when the main CPU 11 wishes to access the X and Y communication data, the control data D7 port outputs a low potential signal and then the write signal (
Figure kpo00009
) And read signal (
Figure kpo00010
To the sub CPU 15 via the interrupt generator 15
Figure kpo00011
) And the access state of the sub CPU 15 to read the access state of the sub CPU 15, and when the control data D7 port becomes low potential, the common RAM (DPR) is accessed to access the X and Y communication data. ) Prevents common RAM (DPR) access latency. When the main CPU 11 accesses the general data area, it outputs the control data D7 at a high potential ("1") and then writes a signal (
Figure kpo00012
), The flip-flop F / F2 of the handshake interface unit 13 performs the high potential output Q2, and the output of the oragate OR1 becomes the high potential.
Figure kpo00013
Reads the output of the NAND gate NAND1 through the 3-state buffer T-B1 to the control data port D7, and the output of the NAND gate where the access of the sub CPU 15 ends is low. Wait until it is accessed. In this case, interrupt (
Figure kpo00014
) Does not occur, the sub CPU 15 makes a low potential output to its control port P1 after accessing and waits until the output of the NAND gate NAND1 becomes low potential. Here, after the main CPU 11 accesses the X and Y communication data and the general data area, it outputs a clear (CLR) signal so that the outputs of the flip-flops (F / F1) and (F / F2) become low potential. Therefore, the output of the OR gate OR1 becomes low potential so that the NAND gate NAND2 maintains the high potential output state. When the sub CPU 15 accesses the common RAM DPR, the control port P1 becomes a high potential output, and then the output of the NAND gate NAND2 is read through its input port P2. Access to RAM (DPR). Interrupt (
Figure kpo00015
), The sub CPU 15 causes the control port P1 to execute the interrupt routine at low potential. 4 (a) to (j) are timing diagrams of the respective parts according to the present invention. As shown in FIG. 4, the control data D7 and the write signal (i) of the main CPU 11 are shown in FIG.
Figure kpo00016
) Is output as a low potential signal as shown in (a) and (b), the flip-flop (F / F1) output (Q1) of the interrupt generator 12 becomes a high potential as shown in (d) and the handshake interface unit The oragate (OR 1) output of (13) becomes high potential as in (e). Accordingly, the interrupt generator 12 passes through the inverter I2 to generate a low potential interrupt (
Figure kpo00017
) Signal to the sub CPU 15 to interrupt
Figure kpo00018
) This interrupt (
Figure kpo00019
The sub CPU 15 outputs a low potential pulse to its control port P1 as shown in (f), and a high potential signal such as (g) at the input port P2 by the output of the NAND gate NAND2. The access right is transferred to the main CPU 11 since it is authorized. Since the output of the NAND gate NAND1 becomes a low potential output as shown in (i) according to the low potential pulse as shown in (f) of the control port P1, the main CPU 11 causes the read signal (
Figure kpo00020
) And read the output of the NAND gate (NAND1) through the 3-state buffer (T-B1), so that the main CPU 11 uses the common RAM ( The X and Y communication data areas of DPR) are accessed by the interrupt routine. After the main CPU 11 accesses the X and Y communication data area, if the clear signal CLR is output as shown in (j), the output is inverted to the output low potential of the output Q1 and the OR gate OR1 of the flip-flop F / F1. The corresponding interrupt (
Figure kpo00021
) Is released and the sub CPU 15 has the right to access the common RAM (DPR).

이상에서 설명한 바와 같이 본 발명은 메인 CPU와 서브 CPU가 상태교신 및 지령교신 데이타와 일반 데이타를 공용램을 통해 억세스하여 인터페이스를 하도록 하여 하드웨어구성을 간단히함과 아울러 메인 CPU가 상태교신 및 지령교신 데이타를 억세스할 경우 서브 CPU에 인터럽트를 걸어 지연시간없이 고속으로 억세스할 수 있는 효과가 있다.As described above, the present invention allows the main CPU and the sub-CPU to access state communication, command communication data, and general data through a common RAM to interface, simplifying the hardware configuration, and the main CPU of the state communication and command communication data. In this case, an interrupt can be interrupted to the sub-CPU so that it can be accessed at high speed without delay.

Claims (1)

메인 CPU(11)와 서브 CPU(15)가 공용램(DPR) 인터페이스부(14)를 통해 인터페이스하여 상기 서브 CPU(15)의 상태교신 데이타 및 지령교신 데이타와 일반 데이타 통신하도록 하는 메인 CPU와 서브 CPU의 공용램 인터페이스 회로에 있어서, 상기 메인 CPU(11)의 제어데이타(D7) 및 쓰기신호(
Figure kpo00022
)를 인버터(I1)를 통해 입력(D1) 및 클럭신호(CK1)로 각기 인가받는 플립플롭(F/F1)의 출력(Q1)을 인버터(I2)를 통해 상기 서브 CPU(15)의 인터럽트(
Figure kpo00023
) 신호로 인가하는 인터럽트 발생부(I2)와, 상기 제어데이타(D7)및 쓰기신호(
Figure kpo00024
)를 입력(D2) 및 클럭신호(CK2)로 인가받는 플립플롭(F/F2)의 출력(Q2)과 상기 플립플롭(F/F1)의 출력(Q1)을 오아게이트(OR 1)에서 조합하여 낸드게이트(NAND1)의 일측 입력으로 인가하고, 상기 서브 CPU(1 5)의 억세스 제어포트(P1) 출력을 일측 입력으로 인가받으며 상기 낸드게이트 (NAN D1)의 출력을 타측 입력으로 인가받는 낸드게이트(NAND2)의 출력을 그 서브 CPU (15)의 제어 입력포트(P2)및 상기 낸드게이트(NAND1)의 타측 입력으로 인가한후 그 낸드게이트(NAND1)의 출력을 상기 메인 CPU(11)의 읽기신호(
Figure kpo00025
)에 따라 제어되는 3-상태 버퍼(T-B1)를 통해 상기 제어데이타(D7) 포트에 인가하도록 하는 핸드 세이트 인터페이스부(I3)로 구성한 것을 특징으로 하는 메인 CPU와 서브 CPU의 공용램 인터페이스 회로.The main CPU 11 and the sub CPU 15 interface with the common RAM (DPR) interface unit 14 to communicate the state communication data and the command communication data of the sub CPU 15 with general data. In the common RAM interface circuit of the CPU, the control data D7 and the write signal of the main CPU 11 (
Figure kpo00022
) Outputs Q1 of the flip-flop F / F1, which is applied to the input D1 and the clock signal CK1 through the inverter I1, via the inverter I2.
Figure kpo00023
Interrupt generation unit I2 to be applied as a signal, the control data D7 and the write signal (
Figure kpo00024
) Combines the output Q2 of the flip-flop F / F2 and the output Q1 of the flip-flop F / F1, which are applied to the input D2 and the clock signal CK2, at the oragate OR 1. NAND is applied to one side of the NAND gate NAND1, the output of the access control port P1 of the sub CPU 15 is applied to one side, and the NAND of NAND D1 is applied to the other side input. The output of the gate NAND2 is applied to the control input port P2 of the sub CPU 15 and the other input of the NAND gate NAND1, and then the output of the NAND gate NAND1 of the main CPU 11 is applied. Read signal (
Figure kpo00025
The common RAM interface circuit of the main CPU and the sub-CPU, characterized in that the hand-set interface unit I3 is applied to the control data port D7 via the 3-state buffer T-B1 controlled according to .
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