KR930000458Y1

KR930000458Y1 - Vertical size automatic compensating circuit for monitor

Info

Publication number: KR930000458Y1
Application number: KR2019870014409U
Authority: KR
Inventors: 이강우
Original assignee: 주식회사 금성사; 최근선
Priority date: 1987-08-27
Filing date: 1987-08-27
Publication date: 1993-01-30

Abstract

내용 없음.No content.

Description

Vertical size automatic calibration circuit of monitor

제1도는 본 고안에 따른 모니터의 수직 사이즈 자동 보정 회로도.1 is a vertical size automatic correction circuit diagram of the monitor according to the present invention.

제2도와 제3도는 본 고안에 따른 타 실시예 회로도.2 and 3 is another embodiment circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 제1게이트 조합부 2 : 제2게이트 조합부1: first gate assembly 2: second gate assembly

3 : 제3게이트 조합부3: third gate combination

ex₁∼ex₄: 익스클루시브 오아게이트ex ₁ ~ex _4: exclusive gate Iowa

ex₃∼ex₈: 익스클루시브 노아게이트ex _{3 to} ex ₈ : Exclusive Noah Gate

A₁∼A₄: 노아게이트 A₅∼A₈: 낸드게이트A _1- A ₄ : Noah gate A _5- A ₈ : NAND gate

IN₁∼IN₈: 인버터 R₁∼R₁₂: 저항IN _{1 to} IN ₈ : Inverter R ₁ to R ₁₂ : Resistance

VR₁∼VR₄: 수지사이즈 조절 가변저항VR _{1 to} VR ₄ : Resin size adjustable variable resistor

OP : 증폭기OP: Amplifier

본 고안은 모니터 회로에 관한것으로 특히 동기신호의 극성(Polarity)변화에 따라 수직사이즈가 자동보정되도록한 모니터의 수직 사이즈 자동보정회로에 관한 것이다.The present invention relates to a monitor circuit, and more particularly, to a vertical size automatic correction circuit of a monitor that automatically corrects a vertical size according to a change in polarity of a synchronization signal.

종래의 모니터 회로에 있어서는 수직동기 신호 입력단과 수평 동기 신호 입력단으로 각각 극성이 다른 4모드의 동기신호가 인가되는데, 동기신호의 극성변화에 따라 수직사이즈가 조절이 되지 않아 모니터 화면의 화상 제어에 많은 문제점이 있었다.In the conventional monitor circuit, four modes of synchronization signals having different polarities are applied to the vertical synchronization signal input terminal and the horizontal synchronization signal input terminal, and the vertical size is not adjusted according to the change in the polarity of the synchronization signal. There was a problem.

이에 본 고안은 상기한 문제점을 개선시키기 위해 안출된 것으로서 모니터의 동기신호 입력단으로 극성이 다른 4모드의 동기신호가 인가될시 입력되는 동기신호에 따라 수직사이즈가 자동으로 조절되도록 한것으로, 이하 그의 회로구성을 첨부된 도면에 따라 설명하면 다음과 같다.Therefore, the present invention was devised to improve the above problems, and the vertical size is automatically adjusted according to the synchronization signal input when the synchronization signal of 4 modes having different polarities is applied to the synchronization signal input terminal of the monitor. Referring to the configuration according to the accompanying drawings as follows.

제1도는 본 고안에 따른 모니터의 수직사이즈 자동 보정회로를 나타낸 것으로써 그 구성을 살펴보면, 수직동기 신호 입력단(Vsync)은 제1게이트 조합부(1)의 접지된 저항(R₄)과 연결되어 저항(R₁)을 거쳐 전원(Vcc₁)에 접속되고 저항(R₁), (R₄)의 연결점은 전원(Vcc₁)과 일단이 연결된 익스클루시브 오아게이트(ex₁)의 타입력단에 접속되며 동시에 콘덴서(C₁)에 의해 일단이 접지접속된 익스클루시브 오아게이트(ex₂)의 타입력단에 접속되고, 상기 익스클루시브 오아게이트(ex₂)의 출력단은 수직 편향 동기입력단(VD)에 접속되고, 익스클루시브 오아게이트(ex₁)의 출력단은 상기 콘덴서(C₁)와 접속되어 인버터(IN₁), (IN₂)를 순차거쳐 제3게이트 조합부(3)의 노아게이트(A₁), (A₃)에 각각 접속되고 인버터(IN₁), (IN₂)의 연결점은 노아게이트(A₂), (A₄)에 각각 접속되고, 한편 수평동기 신호 입력단(Hsync)은 제2게이트 조합부(2)의 접지된 저항(R₃)과 연결되어 저항(R₂)을 거쳐 전원(Vcc₁)에 접속되고 저항(R₂), (R₃)의 연결점은 전원(Vcc₁)과 일단이 연결된 익스클루시브 오아게이트(ex₃)의 타입력단에 접속되며 동시에 콘덴서(C₂)에 의해 일단이 접지접속된 익스클루시브 오아게이트(ex₄)의 타입력단에 접속되고, 상기 익스클루시브 오아게이트(ex₄)의 출력단은 수평편향 동기 입력단(HD)에 접속되고, 익스클루시브 오아게이트(ex₃)의 출력단은 상기 콘덴서(C₂)와 접속되어 인버터(IN₃), (IN₄)를 순차거쳐 제3게이트 조합부(3)의 노아게이트(A₁), (A₂)에 각각 접속되며 인버터(IN₃), (IN₄)의 연결점은 노아게이트(A₃), (A₄)에 각각 접속되고, 상기 노아게이트(A₁∼A₄)은 출력단은 저항(R₅∼R₆)을 거쳐 가변저항(VR₁∼VR₄)에 각각 접속되고 가변저항(VR₁∼VR₄)의 중앙단은 그의 타단과 접속되어 저항(R₉∼R₁₂)을 거쳐 수직편향IC의 사이즈단에 접속되 는 구성으로, 상기 제1도의 회로구성중 제1게이트 조합부(1)와 제2게이트 조합부(2)는 그의 대신에 제2도에 도시된 타실시예 회로도에서 보는 바와 같이 수직 동기 신호 입력만(Vsync)에 저항(R₁)과 콘덴서(C₁) 및 익스클루시브 오아게이트(ex₅), (ex₆)로 구성된 제1게이트 조합부(1')를 연결시키며 수평동기 신호 입력단(Hsync)에는 저항(R₂)과 콘덴서(C₂) 및 익스클루시브 노아게이트(ex₉), (ex₈)로 구성된 제2게이트 조합부(2')를 연결시키고, 이하 구성은 제1도와 같다.1 is a view illustrating a vertical size automatic correction circuit of a monitor according to the present invention. Looking at the configuration, the vertical synchronous signal input terminal Vsync is connected to the grounded resistor R ₄ of the first gate combination unit 1. The connection point of the resistors (R ₁ ) and (R ₄ ) is connected to the power supply (Vcc ₁ ) via the resistor (R ₁ ) and is connected to the type force terminal of the exclusive oragate (ex ₁ ) with one end connected to the power supply (Vcc ₁ ). Connected to and simultaneously connected to the type force terminal of the exclusive orifice ex ₂ connected to the ground by a capacitor C ₁ , and the output end of the exclusive ore ex ₂ is vertically biased synchronous input VD. ) And the output terminal of the exclusive oragate ex ₁ is connected to the condenser C ₁ and sequentially passes through the inverters IN ₁ and IN ₂ to the noah gate of the third gate combination unit 3. Connected to (A ₁ ) and (A ₃ ) respectively, and the connection points of inverters (IN ₁ ) and (IN ₂ ) are respectively connected to the noah gates (A ₂ ) and (A ₄ ) Each connected, on the other hand, the horizontal synchronous signal input terminal Hsync is connected to the grounded resistor R ₃ of the second gate combination unit 2, connected to the power supply Vcc ₁ via a resistor R ₂ , and connected to the resistor R ₂ ), (R ₃ ) is connected to the power terminal (Vcc ₁ ) and the type end of the exclusive oragate (ex ₃ ) connected to one end, and the one end connected to the ground by the capacitor (C ₂ ) Iowa gate being connected to the other input terminal of the (ex _4), the exclusive Iowa gate output terminal of the (ex ₄₎ is connected to the horizontal deflection synchronizing input terminal (HD), exclusive Iowa gate output terminal of the (ex ₃₎ is the a capacitor is connected to the (C ₂₎ an inverter (iN _3), (iN ₄₎ the sequence through and connected to the NOR gate _{_{(a 1), (a 2}} ) of the third gate combining part 3, an inverter (iN ₃₎ , (iN ₄₎ of the NOR gate connecting point (a _3), are respectively connected to (a _4), said NOR gate (a ₁ ~A ₄₎ is a low variable output stage via a resistor (R ₅ ~R ₆₎ Each connected to a (VR ₁ ~VR ₄₎ and the central terminal of the variable resistor (VR ₁ ~VR ₄₎ is connected to its other terminal resistor (R ₉ ~R ₁₂₎ via the configuration being connected to a single size of the vertical deflection IC Thus, the first gate combining portion 1 and the second gate combining portion 2 in the circuit configuration of FIG. 1 replace only the vertical synchronization signal input as shown in the other embodiment circuit diagram shown in FIG. Vsync) connects the resistor R ₁ , the capacitor C ₁ , and the first gate combination unit 1 ′ composed of the exclusive oragate (ex ₅ ) and (ex ₆ ) to the horizontal synchronous signal input terminal (Hsync). Is connected to a second gate combination portion 2 'composed of a resistor R ₂ , a capacitor C ₂ , and an exclusive noah gate ex ₉ and ex ₈ , and the following configuration is shown in FIG. 1.

그리고 제1도의 회로구성중 제3게이트 조합부(3)는 그의 대신에 제3도에서 보는 바와 같이 낸드게이트(A₅∼A₈)와 인버터(IN₅∼IN₈)로 구성된 제3게이트 조합부(3')을 구성시키고, 가변저항(VR₁∼VR₄)의 타일단에는 저항(R₅∼R₈)을 각각 연결시켜 플러스 입력단(+)이 접지된 증폭기(OP)의 마이너스 입력단(-)에 접속되고 그 마이너스 입력단은 저항(R₉)을 거쳐 수직편향 IC 사이즈단에 접속되는 구성으로, 상기 회로구성의 동작상태 및 작용효과를 첨부된 도면에 따라 설명하면 다음과 같다.And the degree of the first circuit configuration the third gate combining unit 3 is a NAND gate, as shown in FIG. 3 to its place of (A ₅ ~A ₈₎ and the third gate combination consisting of an inverter (IN ₅ ~IN ₈₎ And the negative input terminal of the amplifier OP in which the positive input terminal (+) is grounded by connecting the resistors R ₅ to R ₈ to the tile terminals of the variable resistors VR _{1 to} VR ₄ . Is connected to-) and the negative input terminal is connected to the vertical deflection IC size terminal via a resistor (R ₉ ). The operation state and effect of the circuit configuration will be described with reference to the accompanying drawings.

먼저 제1도를 설명하면, 포지티브(Positive)펄스를 "H" 네거티브(Negative)펄스를 "L'라하고 수직 동기 신호 입력단(Vsync)으로 네거티브 펄스(L) 그리고 수평동기 신호 입력단(Hsync)으로 네거티브 펄스(L)가 각각 인가되면, 표-1 제1도의 입력 펄스에 따른 각 게이트의 출력 특성도.Referring first to FIG. 1, the positive pulse is referred to as the "H" negative pulse as "L", the vertical sync signal input terminal (Vsync) to the negative pulse (L) and the horizontal sync signal input terminal (Hsync). When the negative pulses L are applied, respectively, the output characteristic diagrams of the respective gates according to the input pulses of Table 1-1.

상기한 표1에서와 같이 익스클루시브 오아게이트(ex₂)의 출력단으로 포지티브 펄스(H)가 출력되어 수직편향 동기 입력단(VD)에 입력되고, 익스클루시브 오아게이트(ex₁)의 출력단으로는 포지티브 펄스(H)가 출력되어 인버터(IN₁)와 인버터(IN₂)를 거쳐 제3게이트 조합부(3)의 노아게이트(A₁∼A₄)에 각각 인가되게 되고, 한편 익스클루시브 오아게이트(ex₄)의 출력단으로는 포지티브 펄스(H)가 출력되어 수평편향 동기 입력단(HD)에 인가되고 익스클루시브 오아게이트(ex₃)의 출력단으로는 포지티브 펄스(H)가 출력되어 인버터(IN₃)와 인버터(IN₄)를 각각 거쳐 노아게이트(A₁∼A₄)의 입력단에 각각 인가되므로 이상태에서 표1에서 보는 바와 같이 제3게이트 조합부(3)의 노아게이트(A₁∼A₄)중 노아게이트(A₄) 출력단으로만 포지티브 펄스(H)가 출력되어 가변저항(VR₄)에 대해서만 모니터의 수직사이즈가 가변 조정되게 된다.As shown in Table 1, a positive pulse H is output to the output terminal of the exclusive oragate ex ₂ and input to the vertical deflection synchronization input terminal VD, and to the output terminal of the exclusive oragate ex ₁ . The positive pulse H is output to be applied to the noah gates A _{1 to} A ₄ of the third gate combination unit 3 via the inverter IN ₁ and the inverter IN ₂ , respectively. A positive pulse H is output to the output terminal of the oar gate ex ₄ , and is applied to the horizontal deflection synchronization input terminal HD, and a positive pulse H is output to the output terminal of the exclusive oar gate ex ₃ . (iN ₃₎ and inverter (iN ₄₎ a NOR gate (a ₁ of the third gate combining unit 3, as applied, respectively via each of the input terminals of the NOR gate (a ₁ ~A ₄₎ in Table 1, so in this state ~A ₄₎ of the NOR gate is the output (a ₄₎ to output only positive pulse (H) The vertical size of the monitor is variably adjusted only for the resistance resistor VR ₄ .

그리고 수직동기 신호 입력단(Vsync)으로 포지티브 펄스(H) 수평동기 신호 입력단(Hsync)을 네거티브 펄스(L)가 인가되면 표1에서 보는 바와 같이 전술한 동작에 의해 제1게이트 조합부(1)의 익스클루시브 오아게이트(ex₂)는 포지티브 펄스(H)를 출력시켜 수직편향 동기 입력단(VD)으로 인가시키고 익스클루시브 오아게이트(ex₁)는 네거티브 펄스(L)를 출력시켜 인버터(IN), (IN₂)를 각각 기쳐 노아게이흐(A₁∼A₄)에 인가시키며, 한편 익스클루시브 오아게이트(ex₃), (ex₄)는 전술한 바와 같이 포지티브 펄스(H)를 각각 출력시켜 수평편향 동기 입력단(HD)과 인버터 (IN₃), (IN₄)를 각각 거쳐 노아게이트(A₁∼A₄)에 각각 인가시키므로 이 상태에서는 노아게이트(A₃)의 출력단으로만 포지티브 펄스(H)를 출력시켜 가변저항(VR₃)에 의해서만 모니터의 수직사이즈가 가변 조정되게 된다.When a negative pulse L is applied to the horizontal synchronous signal input terminal Hsync to the vertical synchronous signal input terminal Vsync, as shown in Table 1, the first gate combination unit 1 Exclusive oragate (ex ₂ ) outputs a positive pulse (H) to the vertical deflection synchronization input terminal (VD), and an exclusive oragate (ex ₁ ) outputs a negative pulse (L) to the inverter (IN) , (IN ₂ ) are applied to the nogae (A _{1 to} A ₄ ), respectively, while the exclusive oragate (ex ₃ ) and (ex ₄ ) respectively output a positive pulse (H) as described above. To the NOR gates A _{1 to} A ₄ through the horizontal deflection synchronization input terminal HD, the inverters IN ₃ , and IN ₄ , respectively, so in this state, only the output terminal of the NOA gate A ₃ is positively pulsed. to output the (H) and the vertical size of the display only by the variable resistor (VR ₃₎ Side are to be adjusted.

또한 수직동기 신호 입력단(Vsync)으로 네거티브 펄스(L) 수평동기 신호 입 력단(Hsync)으로 포지티브 펄스(H)가 입력되면 표1에 도시된 각 게이트의 출력특성도에서 보는 바와 같이 전술한 동작에 의해 제3게이트 조합부(3)의 노아게이트(A₂) 출력단으로만 포지티브 펄스가 출력되어 가변저항(VR₂)에 의해 수직사이즈가 가변조 정되고, 수직동기 신호 입력단(Vsync)과 수평동기 신호 입력단(Hsync)으로 각각 포지티브 펄스(H)가 인가되면 노아게이트(A₁)의 출력단으로만 포지티브 펄스(H)가 출력되어 가변저항(VR₁)에 의해 수직사이즈가 가변조정되게 되므로 동기신호 입력단으로 각각 극성이 다른 4모드의 동기신호가 인가될시 가변저항에 의해 모니터의 수직사이즈를 자동으로 가변조정시키게 된다.In addition, when the negative pulse L is input to the vertical synchronous signal input terminal Vsync and the positive pulse H is input to the horizontal synchronous signal input terminal Hsync, the output characteristics of each gate shown in Table 1 a third NOR gate (a _2), the output only of the gate combination unit 3 is a positive pulse is output, and the vertical size of the variable adjustment by a variable resistor (VR _2), a vertical synchronizing signal input terminal (Vsync) and horizontal synchronizing by After each application of the positive pulse (H) to the signal input terminal (Hsync) positive only with the output terminal of the NOR gate (a ₁₎ a pulse (H) is output since the vertical size by a variable resistor (VR ₁₎ to be adjusted the variable synchronization signal When the synchronization signal of 4 modes with different polarity is applied to the input terminal, the vertical size of the monitor is automatically adjusted by the variable resistor.

여기서 본 고안의 타 실시예인 제2도의 동작상태는 표2에 도시된 특성도에 따라 진술한 바와 같이 동작되게 된다.Here, the operating state of FIG. 2, which is another embodiment of the present invention, is operated as stated in accordance with the characteristic diagram shown in Table 2.

표2, 제2도의 입력펄스에 따른 각 게이트의 출력특성도.Table 2, output characteristics of each gate according to the input pulses of FIG.

그리고 본 고안의 타실시예인 제3도의 동작상태를 전반부의 동작이 제1도와 같으며 후반부에 있어 제3게이트 조합부(3')의 동작은 표3에서와 같이 동작하게된다. 표3, 제3도의 입력펄스에 따른 각 게이트의 출력특성도.And the operation of the third embodiment of the third embodiment of the present invention is the operation of the first half as shown in FIG. 1, the operation of the third gate combination (3 ') in the second half is operated as shown in Table 3. Output characteristic diagram of each gate according to the input pulses of Table 3 and FIG.

제3도에서 중폭기(OP)는 직류전압에 의해 수직편향 IC의 수직사이즈가 동작하도록 하는 것이다.In FIG. 3, the heavy amplifier OP causes the vertical size of the vertical deflection IC to operate by the DC voltage.

따라서 본 고안에 따른 모니터의 수직사이즈 자동보정회로는 이상의 설명에서와 같이 수직동기 신호 입력단과 수평동기 신호 입력단으로 각각 극성이 다른 4모드의 동기신호가 인가될시에도 간단한 회로의 동작에 의해 가변저항이 각각 선택되어 모니터의 수직사이즈를 자동으로 가변조정시킴으로써 모니터의 화상제어에 큰 효과가 있게된다.Therefore, the vertical size automatic correction circuit of the monitor according to the present invention is variable resistance by simple circuit operation even when four modes of synchronous signals having different polarities are applied to the vertical synchronous signal input terminal and the horizontal synchronous signal input terminal as described above. Each of these is selected so that the vertical size of the monitor is automatically adjusted to have a great effect on image control of the monitor.

Claims

In the vertical size adjustment circuit of the monitor, four types of signals are input to the vertical / horizontal synchronization signal input terminals (Vsync) and (Hsync), and the vertical / horizontal deflection synchronization signals (VD) and (HD) are output respectively. First gate combinations (1) and (2) for outputting signals to inverters (IN ₁ ) and (IN ₃ ), and the first gate combinations (1). The third gate combination that receives the output of ( ₂ ) directly through the inverters (IN ₁ ) and (IN ₃ ) and simultaneously receives through the inverters (IN ₂ ) and (IN ₄ ) to output different signals in four modes. And a variable resistor (VR _{1 to} VR ₄ ) for adjusting the vertical size of different monitors by receiving signals according to four modes output from the third gate combination unit 3. Vertical size automatic correction circuit for the monitor.