Claims (2)
자기정합된 NPN트랜지스터와 수직형 PNP트랜지스터를 갖는 BiCMOS 소자의 제조방법에 있어서, p형 기판(1)의 소정영역에 n+형 디프베리드 레이어(60)와 p+형 바팀(bottom)충(2)과 n+형 바팀층(3)을 형성하고, 진성(intrisic)에피층을 성장시키고 상기 에피층에 p웰(4)과 n웰(5)을 형성한 후 채널스톱(channel stop;6)을 형성하고 LOCOS 산화법으로 산화막(7)을 선택적으로 형성하는 제1공정과, 희생산화막(8)을 형성하고 수직형 PNP 트랜지스터의 콥렉터를 형성하기 위하여 통상의 사진공정으로 형성된 감광막(9)의 창(10)을 통하여 p형 불순물을 제1이온주입하는 공정과, NPN트랜지스터의 콜렉터를 형성하기 위하여 통상의 사진공정으로 형성된 감광막(11)의 창(12)을 통하여 n형 불순물로 제2이온주입하는 공정과, 통상의 고온 열처리공정을 통하여 콜렉터 확산영역(13)(14)을 형성하고, 통상의 습식공정을 통하여 희생산화막(8)을 제거한 후 게이트 산화막(15)과 침적된 다결정 실리콘층(16)을 순차적으로 형성하고 NPN트랜지스터의 베이스를 형성하기 위하여 통상의 사진공정으로 형성된 감광막(17)의 창(l8)을 통하여 p형 불순물을 제3이온주입하는 공정과, 수직형 PNP트랜지스터의 베이스를 형성하기 위하여 통상의 사진공정으로 형성된 감광막(19)의 창(20)을 통하여 n형 불순물을 제4이온주입하는 공정과 통상의 고온 열처리공정을 통하여 진성 베이스 확산영역(21)(22)을 형성하는 공정과, 통사의 사진식각 공정으로 형성된 감광막(23)의 창을 형성하고 상기 창을 통하여 다결정 실리콘층(16)과 게이트 산화막(15)을 순차적으로 제거하여 영역(24)(25)을 형성하는 공정과, 통상의 공정으로 침적된 다결정 실리콘층을 n형 불순물로 제5이온주입하여 다결정 실리콘층(26)을 형성하는 공정과, 상기 다결정 실리콘층(26)의 상부에 WSi2막(27)과 산화막(28)을 순차적으로 침적하고 통상의 사진식각 공정에 의하여 형성된 강광막의 창을 통하여 산화막(28), WSi2막(27), 다결정 실리콘층(26)(16)과 게이트 산화막(l5)을 순차적으로 제거하여 트랜지스터의 게이트(29)(30)과 트랜지스터의 전극(31)(32)(33)을 형성하는 공정과, 통상의 사진공정에 의하여 형성된 감광막(34)이 창(35)(35a)을 통하여 n형 불순물을 제6이온주입하는 공정과, 통상의 사진공정에 의하여 형성된 감광막(36)의 창(37)을 통하여 p형 불순물을 제7이온주입하는 공정과, 통상의 CVD법에 의하여 산화막을 침적하고 반응성이온 식각법으로 산화막 측벽(side wall;38)을 형성하는 공정과, 통상의 사진 공정에 의하여 형성된 감광막(39)의 창(40)을 통하여 N채널 MOS트랜지스터의 소오스와 드레인에 n형 불순물을 제8이온주임하는 공정과, 통상의 사진 공정에 의하여 형성된 감광막(41)의 창(42)(43)(44)(45)을 통하여 P채널 MOS트랜지스터의 소오스/드레인, VPNP트랜지스터의 에이터/콜렉터와 NPN트랜지스터의 외인성 베이스에 p형 불순물을 제9이온주입하는 공정과, 통상의 CVD법에 의하여 산화막(46)을 침적하고 고온 열처리공정을 통하여 확산영역(47)(48)(49)(50)(51a)(51)(52)을 형성하는 공정과 통상의 콘택공정과 금속배선 공정에 의하여 전극(S)(D)(E)(B)(C)을 형성하는 공정을 구비하여 이루어지게 됨을 특징으로 하는 LCE 구조를 갖는 BiCMOS 소자의 제조방법.In a method of manufacturing a BiCMOS device having a self-aligned NPN transistor and a vertical PNP transistor, an n + type deep buried layer 60 and a p + type bottom chip are formed in a predetermined region of the p type substrate 1. 2) and n + type batim layer (3), an intrinsic epitaxial layer is grown, p wells (4) and n wells (5) are formed on the epitaxial layer, and then channel stop (6). ) And a photoresist film 9 formed by a conventional photographic process for forming a sacrificial oxide film 8 and forming a collector of a vertical PNP transistor by forming a sacrificial oxide film 8 and selectively forming an oxide film 7 by LOCOS oxidation. The second ion is implanted into the n-type impurity through the window 12 of the photosensitive film 11 formed by the usual photolithography process to form the collector of the NPN transistor and the p-type impurity through the window 10 of the first ion. Collector diffusion regions 13 and 14 are formed through the ion implantation process and the normal high temperature heat treatment process. After removing the sacrificial oxide film 8 through a conventional wet process, the photoresist film formed by a conventional photolithography process is formed in order to sequentially form the gate oxide film 15 and the deposited polycrystalline silicon layer 16 and to form the base of the NPN transistor. N through the window 20 of the photosensitive film 19 formed by a normal photographic process to form a base of a vertical PNP transistor, and a process of third ion implantation of p-type impurities through the window 18 of (17). Forming an intrinsic base diffusion region (21) (22) through a fourth ion implantation process and a normal high temperature heat treatment process, and forming a window of the photosensitive film (23) formed by a general photolithography process. Sequentially removing the polycrystalline silicon layer 16 and the gate oxide film 15 through the window to form the regions 24 and 25, and using the n-type impurity as the fifth ion Injection Process of forming a polycrystalline silicon layer 26, and sequentially depositing a WSi 2 film 27 and an oxide film 28 on the polycrystalline silicon layer 26, and forming a polycrystalline silicon layer 26 by a conventional photolithography process. Through the window, the oxide film 28, the WSi 2 film 27, the polycrystalline silicon layer 26, 16, and the gate oxide film l5 are sequentially removed to form the gates 29 and 30 of the transistor and the electrode 31 of the transistor. (32) and (33), the photosensitive film 34 formed by the normal photolithography process, and the sixth ion implantation of n-type impurities through the windows 35 and 35a, and the normal photolithography process Implanting the p-type impurity through the window 37 of the photosensitive film 36 formed by the seventh ion, depositing the oxide film by a conventional CVD method, and forming the oxide sidewall 38 by reactive ion etching. The N-channel MOS gate is formed through the forming step and the window 40 of the photosensitive film 39 formed by the usual photographic step. N-type impurities are impregnated into the source and drain of the jistor and through the windows 42, 43, 44, and 45 of the photoresist film 41 formed by a normal photographic process. The ninth ion implantation of p-type impurities into the source / drain, the actor / collector of the VPNP transistor and the exogenous base of the NPN transistor, and the oxide film 46 are deposited by a conventional CVD method, and the diffusion region 47) (48) (49) (50) (51a) (51) (52), electrodes (S) (D) (E) (B) (C Method for manufacturing a BiCMOS device having an LCE structure characterized in that it comprises a) forming step.
제1항에 있어서, n+형 에미터 확산영역(51)과 n-형 에미터 확산영역(51a)은 LGE(laterally graded emitter) 구조를 갖게 됨을 특징으로 하는 LGE 구조를 갖는 BiCOMS 소자의 제조방법.The method of manufacturing a BiCOMS device having an LGE structure according to claim 1, wherein the n + type emitter diffusion region 51 and the n − type emitter diffusion region 51a have a laterally graded emitter (LGE) structure. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.