Claims (6)
데이타를 처리하는 프로세싱 실행 소자, 외부 메모리로 액세스하는 버스 사이클을 구동하는 버스 사이클 제어 소자, 및, 상기 프로세싱 실행 소자에 의해 처리된 데이타를 캐쉬하는 캐쉬 메모리 유니트를 구비하는데, 상기 캐쉬 메모리 유니트는 어드레스 및 데이타를 저장하는 다수의 엔트리를 가진 캐쉬 메모리와, 인터럽션을 제어하는 인터럽션 제어 소자를 포함하며, 상기 캐쉬 메모리는 각 엔트리에 대해 적절한 엔트리가 인터럽션의 목적인지의 여부를 나타내는 인터럽션 데이타 영역을 가지며, 상기 인터럽션 제어 소자는, 상기 엔트리를 교체할 모든 시간에 인터럽션-요구 신호가 상기 버스 사이클로 동시에 입력되는 경우 상기 캐쉬 메모리 엔트리의 상기 인터럽션 데이타 영역내의 인터럽션 할당 데이타를 레지스터하는 소자와, 상기 엔트리에 관련된 데이타 요구시간에 상기 인터럽션 데이타 영역내의 인터럽션 할당 데이타가 있는지 여부를 식별한 후에 인터럽션 신호를 출력하는 소자를 갖는 내장 캐쉬 메모리 유니트를 가진 마이크로프로세서.A processing execution element for processing data, a bus cycle control element for driving a bus cycle for accessing an external memory, and a cache memory unit for caching data processed by the processing execution element, the cache memory unit having an address; And a cache memory having a plurality of entries for storing data, and an interruption control element for controlling the interruption, wherein the cache memory contains interruption data indicating whether an appropriate entry for each entry is the purpose of the interruption. Has an area, and the interruption control element registers interruption allocation data in the interruption data area of the cache memory entry when an interruption-request signal is input simultaneously in the bus cycle at all times to replace the entry. Element and the entry Microprocessor ryeondoen the data request time with a built-in cache memory unit having an element for outputting an interruption signal to the interruption, after identifying whether there is an interruption in the data area allocation data.
제1항에 있어서, 명령 코드를 캐쉬하는 제1캐쉬 매모리 유니트와, 데이타를 캐쉬하는 제2캐쉬 메모리 유니트를 포함하는 내장된 캐쉬 메모리 유니트를 가진 마이크로프로세서.2. The microprocessor of claim 1, further comprising a built-in cache memory unit comprising a first cache memory unit for caching instruction code and a second cache memory unit for caching data.
제1항에 있어서, 상기 캐쉬 메모리 유니트의 상기 캐쉬 메모리는 어드레스 저장 메모리 및 데이타 저장 메모리를 포함하며, 상기 어드레스 저장 메모리는 각 엔트리에 대한 상기 인터럽션 데이타 영역을 가진 내장된 캐쉬 메모리 유니트를 가진 마이크로프로세서.2. The memory of claim 1, wherein said cache memory of said cache memory unit comprises an address storage memory and a data storage memory, said address storage memory having a built-in cache memory unit having said interruption data area for each entry. Processor.
제1항에 있어서, 상기 캐쉬 메모리 유니트의 상기 캐쉬 메모리는 어드레스 저장 메모리 및 데이타 저장 메모리를 포함하며, 상기 데이타 저장 메모리는 각 엔트리에 대한 상기 인터럽션 데이타 영역을 가진 내장된 캐쉬메모리 유니트를 가진 마이크로프로세서.2. The memory of claim 1, wherein said cache memory of said cache memory unit comprises an address storage memory and a data storage memory, said data storage memory having a built-in cache memory unit having said interruption data area for each entry. Processor.
제1항에 있어서, 상기 캐쉬 메모리 유니트는 캐쉬 메모리 엔트리 교체 시간동안 각 엔트리의 히스테리틱(hysteretic)데이타에 의해 교체에 필요한 엔트리를 선택하는 선택 소자를 가진 내장 캐쉬 메모리 유니트를 가진 마이크로프로세서.2. The microprocessor of claim 1, wherein said cache memory unit has a built-in cache memory unit having a selection element for selecting an entry for replacement by the hysteretic data of each entry during a cache memory entry replacement time.
제1항에 있어서, 상기 캐쉬 메모리는 엔트리가 각 엔트리에 대해 유효 또는 무효한지를 나타내는 데이타저장 영역을 가진 내장 캐쉬 메모리 유니트를 가지는 마이크로프로세서.2. The microprocessor of claim 1, wherein the cache memory has a built-in cache memory unit having a data storage area that indicates whether an entry is valid or invalid for each entry.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.