KR920020701A - 반도체 장치의 소자 격리 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 소자격리방법

제 1 도는 종래의 소자격리 공정 단면도.

제 2 도는 본 발명의 소자격리 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 열산화막

3, 6 : P/R 4 : CVD 질화막

5 : 필드산화막

본 발명은 반도체 장치의 소자격리 방법에 관한 것으로, 특히 고집적, 고신뢰성을 갖는 IC 제조에 적당하도록 한 것이다.

종래에는 제 1a 도에 도시된 바와 같이 실리콘기판(10) 위에 패드 산화막(11) 및 질화막(12)을 차례로 증착하고, (b)와 같이 P/R(13)을 사용하여 액티브영역을 한정한 다음 에치하고 채널스톱이온을 주입한다.

그리고 (c)와 같이 P/R(13)을 제거하고 필드산화시켜 LOCOS(Local Oxidation of Silicon) 산화막(14)을 형성한 후 (d)와 같이 남은 질화막(12)을 제거한다.

그러나 상기와 같은 종래의 방법에 있어서는 새부리 형상(Bird's Beak)에 의해 소자의 액티브영역이 감소되므로 소자를 고집적화시키기가 어렵고 새부리형상 주변의 잔류응력에 의해 실리콘기판(10)에 결정결함이 발생하기 쉽다.

또한, LOCOS 산화막 형성시 채널스톱 도펀트의 재분포에 따른 액티브 영역으로의 도펀트 침해가 발생되며 채널스톱 이온주입이 B+ 도핑일 경우 필드산화막인 LOCOS 산화막(14) 내로의 도펀트 디프레션으로 인해 표면농도가 저하되기 쉽다.

본 발명은 이와 같은 종래의 제반결점을 해결하기 위한 것으로, 이를 첨부된 도면 제 2 도에 의하여 상세히 설명하면 다음과 같다.

먼저 (a)와 같이 CMOS 공정의 경우 n웰과 P웰의 공정단계를 거친 실리콘기판(1)에 P/R과의 접착력을 좋게 하기 위하여 100Å 내외의 열산화막(2)을 성장시키고 액티브영역과 소자격리 영역을 구분하기 위해 P/R(3)을 도포하고 사진식각 공정을 통해 액티브영역 패턴으로 패터닝한 후, 소자격리 영역의 기판(1)을 1차 식각한다.

이때 식각깊이와 폭은 후속공정으로 형성될 필드산화막의 두께와 폭을 고려하여 결정한다.

이어서 (b)와 같이 전면에 CVD 질화막(4)을 형성하고 이방성식각하여 (c)와 같이 소자격리영역의 식각된 기판 측면에 질화막 측벽(4)을 형성한 후 이 질화막측벽(4)과 상기 열산화막(2)을 마스크로 하여 소자격리영역의 기판 怒ㅊ觀隙�2차 식각한다.

이어서 (d)와 같이 열산화공정을 실시하여 소자격리영역과 액티브영역에 산화막(5)을 형성한다.

이때 상기 질화막 측벽(4)이 산화방지막으로서 격리영역과 액티브영역의 경계로 작용하며, 격리영역과 액티브영역에 형성된 산화막(5) 사이에는 단차가 형성된다.

이어서 (e)와 같이 상기 질화막 측벽을 뜨거운 인산(H₃PO₄)에 의해 제거한 후 평탄화층으로서 P/R(6)(혹은 SOG)을 이용하여 기판 전면을 평탄화시킨 후 평탄화층(6)과 산화막(5)이 동일한 식각율을 갖는 조건하에서 (f)와 같이 액티브영역의 기판(1) 표면이 노출될 때가지 에치백하게 되면 액티브영역과 격리영역에 형성된 산화막(5)의 단차에 의해 평탄화된 상태로 격리영역의 산화막이 남게 된다.

이상에서 설명한 바와 같은 본 발명은 작은 사이즈의 격리 폭을 요하는 고집적 IC 제조에 적합하며, 액티브영역을 모두 CVD 질화막으로 마스킹하는 기존의 격리방법에서는 필드산화시 질화막과 기판사이의 스트레스 미스매치(Mismatch)에 의한 결정결함이 발생하나 본 발명에서는 측벽에만 질화막을 마스킹함으로써 액티브영역을 보다 완벽하게 제조할 수 있는 효과가 있다.

Claims (1)

1. 반도체 기판(1) 위에 열산화막(2)을 성장시키고 소자격리영역과 액티브영역을 정의하는 공정과, 소자격리영역의 기판을 1차 식각하는 공정, 결과물 전면에 CVD 질화막(4)을 형성하고 이방성식각하여 상기 식각된 격리영역의 기판측벽에 질화막 측벽(4)을 형성하는 공정, 상기 질화막측벽(4)을 마스크로 하여 소자격리영역의 기판을 2차식각하는 공정, 산화공정을 실시하여 소자격리영역과 액티브영역에 산화막(5)을 형성하는 공정, 상기 질화막 측벽(4)을 제거하는 공정, 및 결과물 전면에 평탄화(6)층을 형성하고 평탄화층(6)과 상기 산화막(5)이 동일한 식각을 갖는 식각조건하에서 액티브영역의 기판(1)이 노출되도록 식각하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리 방법.