KR920016953A - 데이타 판독회로 및 방법 - Google Patents

데이타 판독회로 및 방법 Download PDF

Info

Publication number
KR920016953A
KR920016953A KR1019920002883A KR920002883A KR920016953A KR 920016953 A KR920016953 A KR 920016953A KR 1019920002883 A KR1019920002883 A KR 1019920002883A KR 920002883 A KR920002883 A KR 920002883A KR 920016953 A KR920016953 A KR 920016953A
Authority
KR
South Korea
Prior art keywords
address
processor
memory
data
read
Prior art date
Application number
KR1019920002883A
Other languages
English (en)
Inventor
에스. 클라크 데이비드
Original Assignee
데이비드 에스. 롬니
휴렛트 팩카드 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 데이비드 에스. 롬니, 휴렛트 팩카드 캄파니 filed Critical 데이비드 에스. 롬니
Publication of KR920016953A publication Critical patent/KR920016953A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

내용 없음

Description

데이타 판독회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 선행기술인 네트워크 어댑터 카드의 블럭도, 제2도는 본 발명의 바람직한 실시태양에 따른 네크워크 어댑터 카드의 블럭도, 제3도는 본 발명의 바람직한 실시태양에 따른 네트워크 어댑터 카드내의 어드레스 발생기로직을 도식한 도면.

Claims (13)

  1. 버스(120)를 통하여 메모리(122)로부터 데이타를 판독하고 상기 데이타를 프로세서(113)로 전송하는 회로(118)로서, 상기 프로세서(113)에 연결되며, 상기 데이타를 프로세서(113)로부터 판독을 위한 실제 어드레스를 제공받는 프로세서 어드레스 라인(51, 54)과; 상기 버스(120)에 연결되며, 상기 버스(120)를 통하여 메모리를 판독하기 위한 메모리 어드레스를 제공받는 버스 어드레스 라인(53, 75)과; 상기 프로세서 어드레스 라인(51, 54)에 연결되며, 바로 전의 메모리 트랜잭션을 위한 메모리 어드레스를 근거로하여 예측된 어드레스를 발생시키는 발생수단(32, 36)과; 상기 프로세서 어드레스 라인(51, 54), 상기 발생수단(32, 36)및 상기 버스 어드레스 라인(53, 75)에 연결되며, 상기 메모리 어드레스로서 상기 버스 어드레스 라인(53, 75)에 제공될 제1실제 어드레스 및 예측 어드레스를 선택하는 선택수단(43)과; 상기 발생 수단(32, 36)및 상기 프로세서 어드레스 라인(51, 54)에 연결되며, 상기 바로 전의 메모리 트랜잭션을 위한 상기 메모리 어드레스를 실제 어드레스와 비교하는 비교수단(40)과; 상기 비교수단(40) 및 상기 프로세서(113)에 연결되며, 상기 비교수단(40) 및 상기 프로세서(113)에 연결되며, 상기 비교수단(40)의 출력에 근거한 데이타 준비 제어 신호를 상기 프로세서(113)로 전송하는 신호 발생수단(46)을 포함하는 회로.
  2. 제1항에 있어서, 상기 버스(120)로부터 판독된 데이타를 받고, 상기 판독된 데이타를 상기 프로세서(113)의 데이타 라인(58)에 제공하는 데이타 래치(35)를 더 포함하는 회로.
  3. 제1항에 있어서, 상기 발생 수단(32, 36)이 상기 바로 전의 메모리 트랜잭션을 위한 상기 메모리 어드레스의 일부분을 증분하는 증분기(36)를 포함하는회로.
  4. 제3항에 있어서, 상기 발생 수단(32, 36)이 상기 증분기(36)에 연결되어 상기 바로 전의 메모리 트랜잭션을 위한 상기 메모리 어드레스의 일부분을 기억하는 기억 수단(32)을 더 포함하는 회로.
  5. 제1항에 있어서, 버스트 판독의 제1판독 액세스를 위하여, 상기 선택 수단(43)은 실제 어드레스를 선택하고; 페이지 경계를 넘지 않는 버스트 판독에서의 연속된 판독 액세스를 위하여, 상기 선택 수단(43)은 상기 비교 수단(40)이 바로전의 메모리 트랜잭션을 위한 상기 메모리 어드레스가 상기 실제 어드레스와 동일하지 않는 것을 표시할때까지 예측 어드레스를 선택하는 회로.
  6. 제1항에 있어서, 상기 프로세서 어드레스 라인(51, 54)에 연결되며, 판독 트랜잭션이 페이지 경계를 넘어서는 때를 검출하는 검출수단(31, 39)을 더 포함하는 회로.
  7. 제6항에 있어서, 상기 검출수단(31, 39)이 : 상기 바로전의 메모리 트랜잭션을 위한 상기 메모리 어드레스의 상위 비트들을 기억하는 기억수단(31)과 ; 상기 기억수단 및 상기프로세서 어드레스 라인(51,54)에 연결되며 상기 기억수단(31)으로부터의 기억된 상위 비트들을 상기 프로세서 어드레스 라인(51, 54)상의 상위 어드레스 비트와 비교하는 상위 비트 비교수단(39)을 포함하는 회로.
  8. 컴퓨팅 시스템의 회로(118)에 의해 수행되어 지며, 버스(120)에 연결된 메모리(122)로부터 데이타를 판독해서 프로세서(113)로 상기 데이타를 전송하는 방법으로서, (a)상기 버스(120)를 통하여 상기 메모리(122)로부터 판독트랜잭션을 위한 예측 어드레스를 발생하는 단계와; (b)상기 예측 어드레스로부터 데이타를 획득하는 단계와; (c)상기 프로세서(113)로 부터 상기 판독 트랜잭션을 위한 실제 어드레스를 받는 단계와; (d)상기 예측 어드레스를 상기 실제 어드레스와 비교하는 단계와; (e)상기 예측 어드레스가 상기 실제 어드레스와 동일할 때, 상기 단계(b)에서 획득한 상기 데이타를 상기 프로세서(113)로 전송하는 단계와, (f)상기 예측 어드레스가 상기 길제어드레스와 동일하지 않을때, 단계(b)에서 획득한 상기 데이차를 버리는 단계를 포함하는 방법.
  9. 제8항에 있어서, (g)상기 실제 어드레스가 바로 전의 판독 트랜잭션을 위하여 상기 프로세서(113)로부터 받은 바로전의 어드레스와 다른 메모리 페이지에 있는 때를 검출하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서, 상기 단계(a)에서의 상기 예측 어드레스가 바로 전의 판독 트랜잭션에서 상기 회로(118)에 의해 사용된 바로전의 어드레스를 증분함으로써 발생되는 방법.
  11. 컴퓨팅 시스템에서 회로(118)에 의해 수행되며, 메모리(122)로부터 데이타를 버스트 판독해서 상기 데이타를 프로세서(113)로 전송하는방법으로서, (a)상기 버스트, 판독시에 판독될 제1어드레스 및 부정확하게 예측된 데이타의 연속 어드레스에 대하여, (a, 1)상기 프로세서(113)로부터 판독 트랜잭션을 위한 실제 어드레스를 받는 종속단계와; (a, 2)상기 프로세서(113)로부터 받은 상기 실제 어드레스의 데이타를 상기 메모리(122)로부터 액세스하는 종속단계와; (a, 3)상기 단계(a, 2)에서 받은 상기 데이타를 상기 프로세서(113)로 전송하는 종속단계를 수행하는 단계와; (b) 상기 상계(a)의 상기 종속단계들이 수행되지 않은 버스트 판독의 수행시에 판독될 어드레스에 대하여, (b, 1)상기 메모리(12)로부터 판독 트랜잭션을 위한 예측 어드레스를 발생하는 종속단계와; (b,2)상기 예측 어드레스로부터 데이타를 획득하는 종속단계와; (b, 3)상기 프로세서(113)로부터 판독 트랜잭션을 위한실제 어드레스를 받은 종속 단계와; (b, 4)상기 예측 어드레스를 상기 실제 어드레스와 비교하는 종속단계와; (b, 5)상기 예측 어드레스와 상기 실제 어드레스와 동일할때, 상기 단계(b, 2)에서 얻은 데이타를 상기 프로세서(113)로 전송하는 종속단계와; (b, 3)상기 예측 어드레스가 상기 실제 어드레스와 동일하지 않을 때, 상기 단계(b, 3)에서 얻은 데이타를 버리는 종속단계를 수행하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 버스트 판독이 상기 메모리(122)의 페이지 경계를 넘지 않는 방법.
  13. 제11항에 있어서, 상기 종속단계(b, 1)에서 상기 예측된 어드레스는 바로 전의 판독 트랜잭션에서 상기 회로(118)에 의해 사용된 바로전의 어드레스를 증분함으로써 발생하는 상기 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920002883A 1991-02-26 1992-02-25 데이타 판독회로 및 방법 KR920016953A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US66104491A 1991-02-26 1991-02-26
US661,044 1991-02-26

Publications (1)

Publication Number Publication Date
KR920016953A true KR920016953A (ko) 1992-09-25

Family

ID=24651984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920002883A KR920016953A (ko) 1991-02-26 1992-02-25 데이타 판독회로 및 방법

Country Status (3)

Country Link
EP (1) EP0501621A3 (ko)
JP (1) JPH0512185A (ko)
KR (1) KR920016953A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1197867A3 (en) * 1996-06-06 2005-12-14 Freescale Semiconductor, Inc. Method for accessing memory
JPH10240612A (ja) * 1997-02-27 1998-09-11 Canon Inc データ読出装置及び方法とそれを用いた印刷装置
DE10027205A1 (de) * 2000-05-31 2002-01-03 Fujitsu Siemens Computers Gmbh Datenverarbeitungsanordnung mit einem Systembus, einem Speicherinterface, einem Speicherbus und einem Speicher, sowie ein Verfahren zu ihrem Betrieb
US6701422B2 (en) 2001-03-29 2004-03-02 Koninklijke Philips Electronics N.V. Memory control system with incrementer for generating speculative addresses

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5736476A (en) * 1980-08-08 1982-02-27 Sony Corp Pcm signal recorder and reproducer
NO173304C (no) * 1984-12-20 1993-11-24 Honeywell Inc Dobbelt buss-system
US4764896A (en) * 1985-07-01 1988-08-16 Honeywell Inc. Microprocessor assisted memory to memory move apparatus
AU1671688A (en) * 1987-06-03 1988-12-08 Honeywell Bull Inc. Peripheral controller and adapter interface

Also Published As

Publication number Publication date
EP0501621A2 (en) 1992-09-02
EP0501621A3 (en) 1994-07-06
JPH0512185A (ja) 1993-01-22

Similar Documents

Publication Publication Date Title
US5170398A (en) Pattern generating apparatus for memory having a logical operation function
KR890007284A (ko) 메시지 fifo 버퍼 제어기
KR910012924A (ko) 다중 소오스로부터 독립적으로 발생하는 에러를 선택적으로 잡아내기 위한 버스 모니터
US4734676A (en) Method and device for detecting a particular bit pattern in a serial train of bits
US5758192A (en) FIFO memory system determining full empty using predetermined address segments and method for controlling same
KR940008389A (ko) 화상신호처리장치 및 이것을 사용한 정보송수신장치
KR920016953A (ko) 데이타 판독회로 및 방법
KR910014819A (ko) 듀얼-포트 캐쉬 태그 메모리
KR970071302A (ko) 프로세서로부터의 프로그램가능한 판독/기록 억세스 신호 및 이 신호의 형성 방법
US5615168A (en) Method and apparatus for synchronized pipeline data access of a memory system
KR910014825A (ko) 데이타 처리 시스템 및 메모리 어레이 테스팅 처리 방법
US5386521A (en) Instruction prefetching circuit with a next physical address precalculating circuit
KR900016872A (ko) 메모리 용량이 확장 가능한 데이타 처리 장치
KR880008172A (ko) 한 부시스템에 의해 발생된 또 다른 부시스템을 위한 버스 명령을 갖는 데이타 처리 시스템
JPH0530224B2 (ko)
KR910006852A (ko) 메모리 제어 시스템 및 방법
KR910006990A (ko) 반도체기억장치
KR890003180A (ko) 교환기의 카드 종별 및 포트 확인방법
US3891839A (en) Method and apparatus for identifying an invalid character code
KR100211076B1 (ko) 어드레스 스페이스 확장 장치
KR100365759B1 (ko) 버퍼단을포함한듀얼명령어처리복호기
JPS6244352B2 (ko)
JPH05158810A (ja) 誤り検出回路
JPH05300121A (ja) コード語の変化検出回路装置
JPH05241900A (ja) コンピュータのプログラム動作確認方式

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid