KR920009389B1 - Synchronous serial telecommunication system having digital signal processing processors - Google Patents

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Abstract

The system is for asynchronous serial communication by using hardware that latches and buffers the data to be a pplicable to Tx/Rx communication and software that sets data format suitable for asynchronous communication. The system includes a digital signal processor (5), a Rx/Tx buffer (2) for buffering the receiving/ transmitting data, and a flipflop (4) for sending data reception start signal to the digital signal processor (5) through a D-flipflop (F/F1).

Description

디지탈 신호처리 프로세서의 비동기 직렬통신 시스템Asynchronous Serial Communication System of Digital Signal Processor

제1도는 일반적인 디지탈 신호처리 프로세서의 직렬통신 입/출력 포트를 설명하기 위한 설명도.1 is an explanatory diagram for explaining a serial communication input / output port of a general digital signal processing processor.

제2도는 (a) 내지 (d)는 일반적인 디지탈 신호처리 프로세서의 동기식 직렬데이타 통신 타이밍도.2A to 2D are synchronous serial data communication timing diagrams of a general digital signal processor.

제3도는 본 발명에 따른 디지탈 신호처리 프로세서의 비동기 직렬통신 시스템 구성도.3 is a block diagram of an asynchronous serial communication system of the digital signal processing processor according to the present invention.

제4도 및 제5도는 본 발명에 따른 디지탈 신호처리 프로세서의 비동기 직렬데이타 송신 및 수신제어 흐름도.4 and 5 are asynchronous serial data transmission and reception control flowchart of a digital signal processing processor according to the present invention.

제6도는 본 발명에 따른 통신 데이타 포멧 구성도.6 is a block diagram of a communication data format according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 컴퓨터(PC) 2 : 수신버퍼1: PC 2: Receive Buffer

3 : 송신버퍼 4 : 플립플롭부3: transmission buffer 4: flip-flop part

5 : 디지탈신호 처리프로세서(DSP) 6 : 플립플롭5: digital signal processing processor (DSP) 6: flip-flop

I1 : 인버터I1: Inverter

본 발명은 디지탈 신호처리 프로세서의 통신장치에 관한 것으로, 특히, 컴퓨터와의 비동기적(asynchronous) 직렬 통신에 적당하도록 한 디지탈 신호처리 프로세서의 비동기 직렬통신 시스템에 관한 것이다.The present invention relates to a communication device of a digital signal processing processor, and more particularly, to an asynchronous serial communication system of a digital signal processing processor adapted for asynchronous serial communication with a computer.

일반적으로 디지탈 신호처리 프로세서는 직렬통신 포트를 구비하고 있어 직렬 통신이 가능하나 비동기적 통신이 아닌 동기적 통신만 가능하였다In general, digital signal processor has serial communication port, so serial communication is possible, but only synchronous communication, not asynchronous communication.

제1도는 일반적인 디지탈 신호처리 프로세서의 직렬통신 입/출력 포트를 설명하기 위한 설명도로서, 데이타 수신시에는 직렬데이타(DR) 수신포트와, 프레임 동기신호(FSR) 수신포트와, 클럭(CLKR) 수신포트가 필요하고, 데이타를 송신할때는 직렬데이타(DX) 송신포트, 프레임 동기신호(FSX) 공신포트와, 클럭 (CLKX) 송신포트가 필요하게 된다.1 is an explanatory diagram illustrating a serial communication input / output port of a general digital signal processing processor. When data is received, a serial data (DR) receiving port, a frame synchronization signal (FSR) receiving port, and a clock (CLKR) are shown. A receiving port is required. When transmitting data, a serial data (DX) sending port, a frame synchronization signal (FSX) communication port, and a clock (CLKX) sending port are required.

제2도 (a) 내지 (d)는 디지탈 신호처리 프로세서의 동기통신 타이밍도로서, 제2도 (a)와 같은 클럭 (CLKR)이 수신됨과 아울러 (b)와 같은 프레임 동기신호 (FSR)가 수신될 때, 프레임 동기신호(FSR)의 저전위 구간에서 수신 클럭 (CLKR)의 타이밍에 따라 제2도 (c)와 같이 1비트씩 직렬데이타(DR)를 최상위 비트(MSB)부터 읽어들여 최하위 비트(LSB)까지 읽어들이고, 그 마지막 최하위비트(LSB)를 읽어들인 후 수신인터럽트 신호(RINT)를 발생하여 수신 레지스터가 1워드(Word)의 데이타를 받았음을 알린다.2A to 2D are synchronous communication timing diagrams of a digital signal processing processor, in which a clock CLKR as shown in FIG. 2A is received and a frame sync signal FSR as shown in FIG. When received, the serial data DR is read from the most significant bit MSB one bit by one bit as shown in FIG. 2C according to the timing of the reception clock CLKR in the low potential section of the frame sync signal FSR. A bit is read up to the LSB, the last least significant bit (LSB) is read, and a receive interrupt signal RINT is generated to indicate that the receiving register has received one word of data.

또한, 직렬데이타(DX)를 송신할 경우에도 프레임 동기 신호(FSX)의 저전위 구간에서 송신 클럭Also, when transmitting serial data DX, the transmission clock is transmitted in the low potential section of the frame synchronization signal FSX.

CLKX)의 타이밍에 따라 최상위 비트(MSB)에서 최하위 비트(LSB)까지 1비트씩 직렬데이타(DX) 송신을 하고, 마지막 최하위 비트(LSB) 송신이 끝나면 송신 인터럽트(XINT)를 발생시켜 1워드의 송신이 끝났음을 알린다.According to the timing of CLKX, serial data (DX) transmission is performed one bit from most significant bit (MSB) to least significant bit (LSB), and when the last least significant bit (LSB) transmission is completed, a transmission interrupt (XINT) is generated to generate one word. Signals that the transmission is complete.

이와같이 일반적인 다지탈 신호처리 프로세서(DSP)는 직렬 통신 포트를 이용하여 통신할 경우 동기적 통신이 가능하다. 그러나, 일반적인 개인용 컴퓨터(PC)의 경우에 내장된 직렬통신 포트는 비동기적 통신만 가능하도록 되어 있어, 일반 개인용 컴퓨터(PC)와 이 디지탈 신호처리 프로세서(DSP)간의 직렬 통신을 할 수 없었다.As such, a general digital signal processing processor (DSP) is capable of synchronous communication when communicating using a serial communication port. However, in the case of a general personal computer (PC), the built-in serial communication port is capable of asynchronous communication only, and serial communication between the general personal computer (PC) and the digital signal processing processor (DSP) was not possible.

본 발명은 이와같은 비동기적 직렬통신을 할 수 없는 문제점을 해소시키고자 데이타 래치 및 송수신 통신에 알맞도록 버퍼링 하도록 하는 하드웨어를 구비하고, 비동지적 통신에 따른 데이타 포멧을 설정해주는 소프트 웨어 처리를 하도록한 비동기 통신 시스템을 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.In order to solve the problem of asynchronous serial communication, the present invention has hardware for buffering to be suitable for data latch and transmit / receive communication, and software processing for setting data format according to non-synchronous communication. Invented an asynchronous communication system, described in detail with reference to the accompanying drawings as follows.

제3도는 본 발명에 따른 비동기 통신을 위한 하드웨어 구성도로서, 이에 도시한 바와같이 디지탈 신호처리 프로세서(5)가 개인용 컴퓨터(1)와의 데이타 수신/송신시 데이타 신호레벨을 맞추어 수신/송신하기 위한 수신/송신버퍼(2), (3)와, 상기 수신버퍼(2)의 출력을 인버터(I1)를 통해 클럭(CLK)으로 인가한는 디-플립플롭(F/F1)을 통해 디지탈 신호처리 프로세서(5)에 데이타 수신시작을 알리기 위한 플립플롭부(4)와, 그 디지탈 신호처리 프로세서(5)의 제어에 따라 프레임신호(FSB)를 발생시켜 피드백시키는 플립플롭(6)으로 구성하였다.3 is a hardware configuration diagram for asynchronous communication according to the present invention. As shown in this figure, the digital signal processing processor 5 is adapted to receive / transmit data at the data signal level during data reception / transmission with the personal computer 1. Digital signal processing processor via receive / transmit buffers (2) and (3) and de-flip-flop (F / F1) which applies the output of the receive buffer (2) to the clock (CLK) via an inverter (I1). A flip-flop unit 4 for notifying start of data reception to (5), and a flip-flop 6 for generating and feeding back a frame signal FSB under the control of the digital signal processing processor 5.

제4도는 본 발명에 따른 데이타 송신 제어흐름도로서, 데이타 송신시 송신데이타(DX)의 포멧을 변환시킨 후 송신 포트에 로드시키고, 송신클럭(CLKX)을 발생시켜 송신끝을 알리는 송신인터럽트(XINT)가 발생될 때까지 레이타 송신을 하도록 제어한다.4 is a flow chart of a data transmission control according to the present invention. In the data transmission, a transmission interrupt (XINT) for converting the format of the transmission data DX, loading the transmission port, and generating a transmission clock CLKX to indicate the end of transmission is shown. It controls to perform the ray transmission until is generated.

제5도는 본 발명에 따른 데이타 수신제어 흐름도로서, 데이타 수신시에는 플립플롭부(4) 및 플립플롭(6)을 초기화 시킨 상태에서 플립플롭부(4)를 통해 데이타 수신시작을 인지하면, 플립플롭(6)을 리세트시켜 수신프레임 신호(FS)를 발생한 뒤 수신클럭(CLKR)을 발생시키고, 수신 인터럽트(RINT)가 발생될 때까지 데이타 수신을 한 후 그 수신 데이타의 포멧 변환시켜 데이타 수신을 완료한다.5 is a flowchart of a data reception control according to the present invention. When data is received, when the data reception start is recognized through the flip-flop unit 4 while the flip-flop unit 4 and the flip-flop 6 are initialized, the data is controlled. Reset the flop 6 to generate a receive frame signal FS, generate a receive clock CLKR, receive the data until the receive interrupt RINT occurs, and then format the received data to receive the data. To complete.

이와같이 제3도와 같은 하드웨어를 구비하여 제4도 및 제5도의 제어흐름도와 같이 데이타 송/수신을 하는 본 발명에 따른 비동기 직렬데이타 통신시스템의 작용 및 효과를 설명하면 다음과 같다.As described above, operations and effects of the asynchronous serial data communication system according to the present invention including the hardware shown in FIG. 3 and performing data transmission / reception as shown in the control flowcharts of FIGS. 4 and 5 are as follows.

먼저, 데이타 송수신에 있어서 동기적 통신에서와는 달리 비동기적 통신에서는 송수신 데이타의 포멧을 달리하게 되는데, 이는 제6도 본 발명에 따른 비동기 통신의 데이타 포멧 구성도에 도시한 바와같이 데이타 송수신은 최하위 비트(LSB)부터 최상위 비트(MSB)로 하고, 시작비트와 8비트의 데이타, 패리티 비트 및 끝 비트로 구성된다.First, unlike in synchronous communication in data transmission / reception, the format of transmission / reception data is different in asynchronous communication. As shown in the data format diagram of the asynchronous communication according to FIG. LSB) to the most significant bit (MSB), and are composed of start bits, 8 bits of data, parity bits, and end bits.

데이타 송신을 할 경우, 제4도에 도시한 제어 흐름도에서와 같이 데이타 포멧을 변환시키고, 즉 8비트의 데이타를 최상위 비트(MSB)측과 최하위 비트(LS8)측을 서로 바꿔 최하위 비트(LSB)부터 최상위 비트(MSB) 순차적 배열이 되도록 하고, 최하위 비트(LSB)앞에 시작 비트를, 최상위 비트(MSB)뒤에 패리티 비트 및 끝신호 비트를 추가하여 포멧 변환한 후 송신클럭(CLKX)를 발생시켜 클럭의 한주기마다 1비트씩 송신버퍼(3)를 통해 송신한다. 데이타 송신이 끝비트까지 송신되어 송신인터럽트(XINT)가 발생되면 송신 클럭(CLKX) 발생을 멈추고 1워드 송신을 마친다. 이 송신데이타(DX)는 송신포트를 통해 출력되어 송신 버퍼(3)에서 개인용 컴퓨터(1)의 입력레벨에 맞도록 증폭한 후 그 개인용 컴퓨터(1)에 송신된다. 그리고, 디지탈 신호처리 프로세서(5)가 데이타 송신을 할 경우에는, 제5도에 도시한 데이타 수신 제어흐름도에서와 같이 플립플롭부(4)의 플립플롭(F/F1)을 프리세트(

Figure kpo00001
)시켜 그의 출력(Q)을 고전위가 되게 하고, 플립플롭(6)을 제어하여 고전위 프레임신호(FSR)가 되도록 초기화시킨다.In the case of data transmission, the data format is converted as shown in the control flow chart shown in FIG. To the MSB sequential array, and converts the start bit before the least significant bit (LSB) and the parity bit and the end signal bit after the most significant bit (MSB), and then generates the transmit clock (CLKX). One bit is transmitted through the transmission buffer 3 every one cycle. When data transmission is transmitted to the last bit and a transmission interrupt (XINT) is generated, transmission clock (CLKX) stops and one word transmission is completed. This transmission data DX is output through the transmission port, amplified in the transmission buffer 3 to match the input level of the personal computer 1, and then transmitted to the personal computer 1. When the digital signal processing processor 5 transmits data, the flip-flop F / F1 of the flip-flop unit 4 is preset (as shown in the data reception control flow diagram shown in FIG. 5).
Figure kpo00001
The output Q becomes high potential and the flip-flop 6 is controlled to initialize the high potential frame signal FSR.

이 상태에서 플립플롭부(4)의 출력(Q)을 검색하여 수신데이타가 있는지를 검색하게 된다. 이때 개인용 컴퓨터(1)로부터 데이타가 출력되면, 수신버퍼(2)를 통해 이 디지탈 신호처리 프로세서(5)의 입력레벨에 맞도록 레벨이 낮아지게 되어 수신데이타(DR) 포트에 로드되는데, 개인용 컴퓨터(1)에서 출력되는 데이타 포멧은 제6도에 도시한 비동기 통신의 데이타 포멧이므로 시작 비트가 인버터(I1)를 통한 후 플립플롭(F/F1)을 동작시켜 그의 출력 (Q)을 프리세트(

Figure kpo00002
) 상태에서 반전되어 저전위 출력으로 디지탈 신호처리 프로세서(5)에 수신 데이타(DR)가 시작되었음을 알린다. 이에따라 수신클럭(CLKR)과 수신프레임 동기신호(FSR)를 발생시키는데, 프레임 동기신호(FSR)를 저전위로 만들기 위해 플립플롭(6)을 제어하고, 수신클럭(CLKX)을 데이타 송신때와 마찬가지로 자체내의 타이머를 이용하여 송신 또는 수신시 타이머 인터럽트가 걸리도록 한 후 이때마다 발진부(XF)를 제어하여 송신클럭(CLKX) 및 수신클럭(CLKR)을 발생시켜 이 클럭에 따라 데이타를 송수신을 한다.In this state, the output Q of the flip-flop unit 4 is searched for whether there is reception data. At this time, when data is output from the personal computer 1, the level is lowered to fit the input level of the digital signal processor 5 through the receiving buffer 2 and is loaded into the receiving data (DR) port. Since the data format outputted in (1) is the data format of the asynchronous communication shown in FIG. 6, after the start bit has passed through the inverter I1, the flip-flop F / F1 is operated to preset its output Q.
Figure kpo00002
Inverted to indicate that the digital signal processing processor 5 has started receiving data DR at the low potential output. Accordingly, the reception clock CLKR and the reception frame synchronization signal FSR are generated. The flip-flop 6 is controlled to make the frame synchronization signal FSR at low potential, and the reception clock CLKX is controlled as in the case of data transmission. After using the timer inside, a timer interrupt is applied when transmitting or receiving, and at this time, the oscillator XF is controlled to generate a transmission clock CLKX and a reception clock CLKR to transmit and receive data according to this clock.

이와같은 수신클럭(CLKR)이 발생되면 이 수신클럭(CLKR)의 한 주기마다(2)를 통해 레벨조정되어 수신 데이타(DR) 포트에 로드되는 수신데이타(DR)를 1비트씩 읽어들이고, 마지막 끝비트까지 수신되면 수신인터럽트가 발생되므로, 이 수신인터럽트 발생시 수신클럭(CLKR)의 발생을 중지시킴과 아울러 플립플롭부(4)를 프리세트(

Figure kpo00003
)시키고, 수신프레임 동기신호(FSR)가 고전위가 되도록 플립플롭(6)을 제어한다. 이후 이 1워드 수신데이타는 제6도에 도시한 포멧과 같으므로, 디지탈 신호처리 프로세서(5)에서 처리하기 위해 시작비트, 패리티비트, 끝비트를 제거한 후 데이타를 최상위비트(MSB)에서 최하위비트(LSB) 순서가 되도록 포멧 변화를 시켜 1워드 데이타 수신을 마친다.When such a reception clock CLKR is generated, the received data DR, which is leveled through one cycle (2) of this reception clock CLKR and loaded into the reception data DR port, is read one bit at a time. When the reception interrupt is received, a reception interrupt is generated. Therefore, when the reception interrupt occurs, the reception clock CLKR is stopped and the flip-flop unit 4 is preset.
Figure kpo00003
The flip-flop 6 is controlled so that the received frame synchronization signal FSR becomes high potential. Since the 1-word received data is the same as the format shown in FIG. 6, the digital signal processing processor 5 removes the start bit, parity bit, and end bit, and then stores the data from the most significant bit (MSB) to the least significant bit. (LSB) Changes the format so that the 1-word data reception is completed.

일반적으로 디지탈 신호처리 프로세서(예; TMS320C25)를 사용하는 시스템에 있어서, 다른 프로세서를 사용하는 개인용 컴퓨터(PC)등과 같은 다른 시스템과의 통신을 위해서는 다른 시스템들의 직렬 통신 포트(예; RS 232)가 비동기 직렬통신 포트이므로 별도의 인터페이스 시스템을 통해 통신이 가능했으나, 본 발명에 따른 하드웨어와 소프트웨어를 디지탈 신호처리 프로세서(DSP)에 구비시킴으로써 다른 시스템들과의 비동기 직렬 통신이 가능하게 된다.In general, in a system using a digital signal processing processor (e.g., TMS320C25), the serial communication port (e.g., RS 232) of other systems is used for communication with another system, such as a personal computer (PC) using another processor. Since it was an asynchronous serial communication port, communication was possible through a separate interface system, but by providing hardware and software according to the present invention in a digital signal processing processor (DSP), asynchronous serial communication with other systems is possible.

이상에서 설명한 바와같이 본 발명에 따른 간단한 하드웨어와 소프트웨어를 구비하여 다른 시스템의 비동기 직렬 통신 포트와 동일한 기능을 할 수 있어서, 디지탈 신호처리 프로세서가 다른 시스템과 비동기 직렬 통신을 실현할 수 있는 효과가 있다.As described above, with the simple hardware and the software according to the present invention, the same function as that of the asynchronous serial communication port of another system can be achieved, and the digital signal processing processor can realize asynchronous serial communication with other systems.

Claims (2)

디지탈 신호처리 프로세서(5)의 데이타 통신에 있어서, 컴퓨터(1)와의 수신데이타(DR)의 레벨을 조정하는 수신버퍼(2)와, 송신데이타(DX)의 레벨을 조정하는 송신버퍼(3)와, 상기 수신버퍼(2)의 출력을 인가 받아 데이타 수신시작을 알리는 플립플롭부(4)를 구비하여 그 디지탈 신호처리 프로세서(5)가 데이타 수신시의 프레임 동기신호(FSR) 및 수신클럭(CLKR)과 데이타 송신시의 송신클럭(CLKX)을 발생시켜 그에따라 상기 수신버퍼(2) 및 송신버퍼(3)를 통해 직렬데이타 통신을 하도록 하는 것을 특징으로 하는 디지탈 신호처리 프로세서의 비동기 직렬통신 시스템.In the data communication of the digital signal processing processor 5, a reception buffer 2 for adjusting the level of the reception data DR with the computer 1, and a transmission buffer 3 for adjusting the level of the transmission data DX. And a flip-flop unit 4 which receives the output of the reception buffer 2 to signal the start of data reception, and the digital signal processing processor 5 receives the frame synchronization signal FSR and the reception clock at the time of data reception. CLKR) and a transmission clock (CLKX) during data transmission, thereby generating serial data communication through the reception buffer (2) and the transmission buffer (3) according to the asynchronous serial communication system of the digital signal processing processor. . 제1항에 있어서, 디지탈 신호처리 프로세서(5)는 송신할 데이타를 최하위 비트(LSB)부터 최상위 비트(MSB) 순서로 포멧 변환한 후 시작비트, 패리트 비트 및 끝비트를 추가하여 송신버퍼(3)를 통해 1워드 데이타 송신하고, 수신버퍼(2)를 통해 수신한 데이타에서 스타트 비트, 패리티 비트 및 끝비트를 제거한 후 최상위 비트(MSB)부터 최하위 비트(LSB) 순서로, 포멧 변환을 하여 1워드 데이타 수신완료 하는 것을 특징으로 하는 디지탈 신호처리 프로세서의 비동기 직렬 통신시스템.The digital signal processing processor 5 converts data to be transmitted from least significant bit (LSB) to most significant bit (MSB) and then adds a start bit, a parit bit, and an end bit. 3) Transmit one word data through 3), remove the start bit, parity bit, and end bit from the data received through the receive buffer (2), and format conversion from the most significant bit (MSB) to the least significant bit (LSB). An asynchronous serial communication system of a digital signal processing processor, characterized in that one-word data reception is completed.
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