Claims (4)
유한-상태 기계의 일부에 위치하는 입력 신호용 입력 터미날(14) 및 조합 논리 회로(10)에 의해 발생되는 출력 신호용 출력 터미날(15)을 포함하고, 다음 상태 신호(12)를 전달하는 접속 및 현재상태 신호(13)를 전달하는 접속에 대해 의해 상태 메모리(11)에 연결되어 있는 조합 논리회로(10)를 포함하는 신회할수 있는 연산 및 조정 시스템용 유한-상태 기계에 있어서, 상기의 조합 논리회로(10)가 상기의 다음 상태 신호(12)들을 하나 이상의 기준 레벨(16)과 비교하고, 에러 신호(18)를 상기의 유한-상태 기계를 리셋시키는 수단에 세팅시키는 수단을 검출하는 것을 특징으로 하는 유한-상태 기계.A connection and present comprising an input terminal 14 for an input signal located at a part of the finite-state machine and an output terminal 15 for the output signal generated by the combinational logic circuit 10 and carrying the next status signal 12 In a finite-state machine for a reproducible arithmetic and adjustment system comprising a combinational logic circuit (10) connected to a state memory (11) by a connection carrying a state signal (13), the combinational logic circuit as described above. (10) detect the means for comparing said next state signals 12 to one or more reference levels 16 and setting the error signal 18 to means for resetting said finite-state machine. Finite-state machine.
제1항에 있어서, 상기의 비교 수단은 2개의 이상의 입력 터미날(12), (16)을 지니고, 상기 각각의 입력터미날(12), (16)은 상기의 다음 상태 신호(12) 및 기준레벨(16)의 정보의 기초단위를 전달하는 복수의 컨텍터에 분할되는 하나 이상의 비교기(17)를 포함하는 것을 특징으로 하는 유한-상태 기계.The method of claim 1, wherein said comparing means has at least two input terminals 12, 16, each said input terminal 12, 16 being said next state signal 12 and a reference level. A finite-state machine, characterized in that it comprises one or more comparators (17) divided into a plurality of contactors carrying the basic units of information of (16).
제2항에 있어서, 상기의 기준레벨(16)은 0값에서 부터 출발하여 순차적으로 할당되는 상태들에 의해 취해지는 최대값으로 세팅되는 것을 특징으로 하는 유한-상태 기계.3. The finite-state machine according to claim 2, wherein said reference level (16) is set to a maximum value taken by states sequentially assigned starting from a zero value.
제3항에 있어서, 복수의 입력 터미날(18) 및 하나 이상의 출력 터미날(20)을 지니는 OR논리게이트(19)를 포함하고, 상기 복수의 입력터미날(18)은 각각 하나의 유한-상태 기계에 포함되는 복수의 상기 비교기들의 출력 터미날에 연결된 것을 특징으로 하는 유한-상태 기계.4. The apparatus of claim 3, comprising an OR logic gate (19) having a plurality of input terminals (18) and at least one output terminal (20), each of the plurality of input terminals (18) being in one finite-state machine. A finite-state machine, connected to an output terminal of a plurality of said comparators included.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.