KR920006873Y1 - Apparatus for monitoring reset remote loop back of data service unit - Google Patents

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Abstract

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Description

데이타 서비스 유니트의 원격 루우프 백 해제 감지회로Remote loopback release detection circuit of data service unit

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 고안에 따른 블럭도.2 is a block diagram according to the present invention.

제3도는 본 고안에 따른 제2도의 구체회로도.3 is a detailed circuit diagram of FIG. 2 according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 원격 루우프 해제 확인부 20 : 원격 루우프 해제 감지부10: remote loop release check unit 20: remote loop release detection unit

CNT1-CNT2 : 카운터 DF1-DF7 : 디플립플롭CNT1-CNT2: Counter DF1-DF7: Flip-Flop

EXN1 : 익스크루시브 노아게이트 N1 : 인버터EXN1: Exclusive Noah Gate N1: Inverter

SR1 : 쉬프트 레지스터 OR1-OR6 : 오아게이트SR1: Shift register OR1-OR6: Oagate

본 고안은 데이타 전송장치의 데이타 서비스 유니트에 있어서 원격 루우프백 해제감지회로에 관한 것으로, 특히 입력되는 소정의 원격 루우프 백 해제 데이타의 반복횟수를 카운트하여 루우프백 해제를 하도웨어적으로 감지할 수 있는 회로에 관한 것이다.The present invention relates to a remote loopback release detection circuit in a data service unit of a data transmission apparatus. In particular, the loopback release detection can be hardware-detected by counting the number of repetitions of a predetermined remote loopback release data. It is about a circuit.

일반적으로 데이타 전송장치에서 데이타 서비스 유니트(이하 "DSU'라 칭함)의 원격 루우프백 해제는 제1도와 같이 구성하여 수신되는 원격 루우프 백 해제데이타를 수신클럭으로 원격 루우프백 해제데이타를 수신 클럭으로 추출하여 원격 루우프 백 해제 데이타의 유무를 판별하도록 되어 있다. DSU에서 수신 데이타단(2)으로 127개의 원격 루우프 백 해제 데이타가 하기와 같이 연속적으로 반복되어 입력된다.In general, the remote loopback release of the data service unit (hereinafter referred to as "DSU") in the data transmission device is configured as shown in FIG. 1 to extract the remote loopback release data as a reception clock and extract the remote loopback release data as a reception clock. The presence or absence of remote loopback release data is determined by 127. The 127 remote loopback release data are repeatedly inputted from the DSU to the reception data stage 2.

클럭 복구회로 (도시하지 않았음)에서 추출된 클럭이 수신클럭단(1)을 통해 디플립플롭(DF1-DF7)의 클럭단(CK)으로 입력된다. 상기와 같이 데이타가 순차적으로 수신 데이타단(2)으로 입력되어 계속 "0"가 "7"번 반복 입력될때, 디플립플롭(DF3,DF7)의 출력단(Q)은 "로우"가 된다.The clock extracted by the clock recovery circuit (not shown) is input to the clock stages CK of the dip-flops DF1 to DF7 through the reception clock stage 1. As described above, when data is sequentially input to the receiving data terminal 2 and " 0 " is repeatedly input " 7 " times, the output terminal Q of the flip-flops DF3 and DF7 becomes " low ".

상기 디플립플롭(DF3, DF7)의 "로우"출력을 익스클루시브 노아게이트(EXO)에 입력하면 익스클루시브 노아게이트(EXO)의 출력은 "하이"가 된다.When the "low" output of the flip-flops DF3 and DF7 is input to the exclusive noar gate EXO, the output of the exclusive noar gate EXO becomes "high".

상기 익스클루시브 노아게이트(EXO)의 출력을 일정시간동안 감지하여 루우프백 제어코도의 수신여부를 중앙처리장치에서 판별한다. 즉, 상기 판별방법은 원격 루우프백 제어 데이타의 검출 출력 상태를 중앙처리장치(도시하지 않안음)에서 S/W로써 일정한 시간동안 확인하여 이때 출력 상태가 변화가 없이 일정한 시간이 경과하여도 변화가 "하이"상태로 변화가 없을때는 원격 루우프백 해제 데이타를 받은 것으로 간주한다. 그러나 그렇지 못할 경우(일정한 시간동안에 원격 루우프백 해제 데이타의 출력상태가 변화됨)에는 원격 루우프 백 해제데이타를 감지하지 못한 것으로 간주하게 된다.The output of the exclusive Noagate (EXO) is sensed for a predetermined time to determine whether the loopback control code is received by the central processing unit. In other words, the determination method checks the detection output state of the remote loopback control data for a predetermined time by S / W at a central processing unit (not shown), and at this time, the output state does not change but changes even after a certain time elapses. When no change is made to the "high" state, it is assumed that remote loopback release data has been received. However, if it does not (the output state of the remote loopback release data changes for a certain time), the remote loopback release data is not detected.

이에 따라 종래에는 중앙처리장치를 이용한 원격 루우프백 해제데이타들 확인함으로 인하여 중앙처리장치에 관련된 부가회로가 필요하며, 그리고 S/W로 원격 루우프 백 해제 데이타를 확임함으로써 일정시간 동안 중앙처리장치는 다른 일을 수행하지 못하게 되므로 신뢰성 및 효율성이 떨어지게 되는 반면, 수신되는 데이타 열에 상기 데이타열의 일부가 수신되어도 S/W는 원격 루우프백 해제데이타의 수신상태로 간주함으로써 원격 루우프백 데이타를 정확히 검출하지 못하는 문제점이 있있다.Accordingly, conventionally, an additional circuit related to the central processing unit is required by checking the remote loopback release data using the central processing unit, and the central processing unit may be changed for a predetermined time by confirming the remote loopback release data by S / W. Reliability and efficiency are inferior because the work is not performed. On the other hand, even if a part of the data string is received in the received data string, the S / W does not accurately detect the remote loopback data by considering it as the reception state of the remote loopback release data. This is known.

따라서 본 고안의 목적은 수신되는 원격 루우프백 해제 데이타에서 수신 클럭을 추출하고, 상기 추출된 클럭에 동기시켜 원격 루우프백 해제 데이타의 유무를 하드웨어적으로 확인할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit that extracts a reception clock from received remote loopback release data and checks hardware presence of remote loopback release data in synchronization with the extracted clock.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 고안에 따른 블럭도로서, DSU로 부터 입력되는 원격 루우프백 해제 데이타를 감지하는 원격루우프 백 해제 감지부(20)와, 상기 원격 루우프백 해제 감지부(10)에서 출력되는 원격 루우프 백 해제 감지신호를 받고 상기 입력되는 원격 루우프 백 해제 데이타를 받아 일정데이타가 소정이상 반복되어 수신될때 올바른 원격 루우프 백 해제 데이타로 확인하는 원격 루우프백 해제 확인부(20)로 구성된다.2 is a block diagram according to the present invention, a remote loopback release detection unit 20 for detecting remote loopback release data input from a DSU, and a remote loopback output from the remote loopback release detection unit 10. Receives a back release detection signal and receives the received remote loop back release data is a remote loopback back release confirmation unit 20 for confirming that the correct remote loop back release data when a predetermined data is repeatedly received more than a predetermined time.

제3도는 본 고안에 따른 제2도의 구체회로도로서, 수신클럭단(2)이 직렬로 연결된 디플립플롭(DF1-DF7)의 클럭단(CK)에 연결되고, 수신 데이타단(1)을 상기 디플립플롭(DF1)의 데이타단(D)에 연결되며, 상기 디플립플롭(DF3,DF7)의 출력단(Q)을 익스클루시브 노아게이트(EXN1)의 입력단에 각각 연결되도록 구성된 부분이 원격 루우프 백 해제 확인부(10)이고, 상기 수신 클럭단(2)을 쉬프트 레지스터(SR1)의 클럭단(CLK)에 연결하고, 상기 수신 데이타단(1)을 상기 쉬프트레지스터(SR1)의 데이타 입력단에 연결하며, 상기 익스클루시브 노아게이트(EXN1)의 출력단에 인버터(N1)을 연결하여 상기 쉬프트레지스터(SR1)의 클리어단(CLR)에 연결하고, 상기 쉬프트레지스터(SR1)의 출력단(Q0-Q7)에 오아게이트(OR1-OR6)의 일측 입력단을 각각 연결하고, 상기 오아게이트(OR1-OR6)의 타 입력단은 상기 오아게이트(OR1-OR5)의 출력단을 연결하며, 상기오아게이트(OR6)의 출력단을 카운터(CNT2)의 클럭단(CLK)에 인가되고, 상기 익스클루시브 노아게이트(EXN1)의 출력단이 카운터(CNT1, CNT2)의 클리어단(CLR)에 연결되며, 상기 카운터(CNT2)의 출력단(Q3)이 상기 카운터(CNT1)의 클럭단(CLK)에 접속되도록 구성된 부분이 원격 루우프백 해제 감지부(20)이다.FIG. 3 is a detailed circuit diagram of FIG. 2 according to the present invention. The receiving clock stage 2 is connected to the clock terminal CK of the deflip-flops DF1 to DF7 connected in series, and the receiving data stage 1 is described above. The remote loop is connected to the data terminal D of the flip-flop DF1 and configured to connect the output terminal Q of the flip-flop DF3 and DF7 to the input terminal of the exclusive no-gate EXN1, respectively. It is a back release confirmation unit 10, and connects the reception clock terminal 2 to the clock terminal CLK of the shift register SR1, and connects the reception data terminal 1 to the data input terminal of the shift register SR1. And an inverter N1 connected to an output terminal of the exclusive noar gate EXN1 to a clear terminal CLR of the shift register SR1, and an output terminal Q0-Q7 of the shift register SR1. Are connected to one input terminal of the OR gate OR1-OR6, respectively, and the other input terminal of the OR gate OR1-OR6 is The output terminals of the OR gates OR1-OR5 are connected to each other, an output terminal of the OR gate OR6 is applied to a clock terminal CLK of the counter CNT2, and an output terminal of the exclusive NO gate EXN1 is a counter. A part connected to the clear terminal CLR of the CNT1 and CNT2 and configured such that the output terminal Q3 of the counter CNT2 is connected to the clock terminal CLK of the counter CNT1 has a remote loopback release detection unit 20).

따라서 본 고안의 구체적 일실시예를 제2, 3도를 참조하여 상세히 설명하면, DSU로 부터 수신된 원격 루우프백 해제 데이타로부터 클럭 복구회로에서 클럭을 추출하여 수신 클럭단(2)에 인가하고, 수신 데이타를 수신데이타단(1)을 통해 입력할때 수신클럭은 디플립플롭(DF1-DF7)의 클럭단(CK)과 쉬프트레지스터(SR1)의 클럭단(CK)에 인가된다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3, and extracts a clock from a clock recovery circuit from the remote loopback release data received from the DSU and applies it to the receiving clock stage 2, When the received data is input through the receive data stage 1, the receive clock is applied to the clock stage CK of the deflip-flops DF1-DF7 and the clock stage CK of the shift register SR1.

상기 원격 루우프 백 해제 데이타는 하기와 같은 형태로 입력된다.The remote loopback release data is input in the following form.

상기와 같은 데이타가 디플립플롭(DF1)와 쉬프트 레지스터(SR1)의 데이타단으로 직렬로 순차적으로 입력될때 수신클럭단(2)으로 입력되는 클럭에 따라 순차적으로 래치된다.When such data are sequentially input to the data stages of the flip-flop DF1 and the shift register SR1, they are sequentially latched in accordance with the clock input to the receiving clock stage 2.

상기 데이타 열에서 "0"가 7번 계속 입력될때 디플립플롭(DF1-DF7)의 출력단(1)의 상태가 모두 "로우"이므로 디플립플롭(DF3,DF7)의 출력에 의해 익스클루시브 노아게이트(EXN1)의 출력은 "하이"가 된다. 상기 익스클루시브 노아게이트(EXN1)의 출력이 "하이"가 될때 카운터(CNT1-CNT2)을 클리어하고, 인버터(N1)에서 "로우"가 발생되어 쉬프트 레지스터(SR1)을 클리어 하게 된다. 한편, 상기 쉬프트 레지스터(SR1)가 클리어되기전 쉬프트 레지스터(SR1)의 출력단(Q0-Q7)의 상태가 모두 "로우"이므로 오아게이트(OR1-OR6)의출력은 "로우"가 되어 오아게이트(OR6)의 출력에 의해 카운터(CNT2)의 클럭으로 인가된다. 즉 앤드게이트(AN6)의 출력은 "0"가 7번 계속 반복 입력될때 "로우"가 되며, 상기 오아게이트(OR6)의 출력을 카운터(CNT2)에서 카운트하여 상기 카운터(CNT2)의 출력단(Q3)의 상태를 카운터(CNT1)의 클럭단(CLK)으로 인가되어 이를 카운트하면 "0"가 7번 반복되어 입력되어 있을때 발생한 출력을 16번 카운트했을때 원격 루우프백 해제 코드를 감지한 출력을 발생하도록 되어 있다. 즉, 데이타가 반복되어 수신된 데이타로 수신 클럭을 추출하여 상기 데이타의 유무를 출력한다. 이때 원격 루우프 백 해제 데이타가 추출되면 출력상태는 하나의 "하이"상태가 출력된다. 이때 상기 데이타중 "0"가 7개 반복하게 될때는 상기 데이타열이 1번일때 그 상태는 1번이 된다. 이 데이타가 검출될때의 상태를 표시하면 상태 변화가 생기게 된다. 그러나 상기 원격 루우프백 해제 데이타열이 아닌 경우에는 "0"가 7번 반복하는가를 확인하는 회로는 초기화 된다. 초기화된 감지회로는 다시원격 루우프백 해제 데이타중 "0"가 7 반복되는가를 확인하게 된다.When "0" is input seven times in the data string, the state of the output terminal 1 of the deflip-flop DF1-DF7 is all "low", so the exclusive noah by the output of the de-flip-flop DF3, DF7 The output of the gate EXN1 becomes "high". When the output of the exclusive NOR gate EXN1 becomes "high", the counters CNT1-CNT2 are cleared, and "low" is generated in the inverter N1 to clear the shift register SR1. On the other hand, since the states of the output terminals Q0-Q7 of the shift register SR1 are all "low" before the shift register SR1 is cleared, the outputs of the OR gates OR1-OR6 become "low" and the or gate ( The output of OR6 is applied to the clock of the counter CNT2. That is, the output of the AND gate AN6 becomes " low " when " 0 " is repeatedly input seven times, and the output of the OR gate AN6 is counted by the counter CNT2 to output the output terminal Q3 of the counter CNT2. ) Is applied to the clock stage (CLK) of the counter (CNT1), and counting it generates an output that detects the remote loopback cancel code when the output generated when the "0" is input 7 times is counted 16 times. It is supposed to be. That is, the data is repeated and the reception clock is extracted from the received data to output the presence or absence of the data. At this time, when the remote loopback release data is extracted, one "high" state is output. In this case, when "0" of the data is repeated seven times, the state becomes 1 when the data string is 1 time. Indicating the state when this data is detected causes a state change. However, if it is not the remote loopback release data string, a circuit for checking whether "0" repeats seven times is initialized. The initialized sensing circuit again checks whether "0" of the remote loopback release data is repeated 7 times.

그러나, 상기 원격 루우프백 해제 데이타가 연속하여 수신될 경우에는 "0"가 7개가 반복되는 상태는 계속하게 된다. "0"가 7개가 반복하는 상태는 상기 원격 루우프 백 해제 데이타의 흐름이 1번일때는 1번의 상태 변화가 발생되며(로우), 원격 로우프 백 해제 데이타의 흐름일 2번 반복할때는 2번의 상태가 변화하게 된다.However, when the remote loopback release data is continuously received, the state in which seven "0s" are repeated continues. The state in which "0" is repeated 7 times causes one state change when the flow of the remote loopback release data is 1 (low), and 2 states when the flow of the remote loopback release data is repeated twice. Will change.

이런 상태가 16번 반복될때 "0"가 7개 반복하는가를 확인하는 상태는 16번 상태변화가 생긴다. 이때 변화하는 상태를 16번 카운팅하여 원격 루우프백 해제 감지를 래치하게 된다. 이 상태로써 원격 루우프백 해제 데이타를 감지, 확인함이 나타나게 된다. 또한 원격 루우프백 해제 데이타가 수신이 안될 경우에는 "0"가 7개 반복되는가를 확인하는 원격 루우프백 해제 감지부와 이 상태 변화를 16번 가산하는 가산부는 초기화되어 다음에 수신하는 원격 루우프백 해제 데이타를 감지코저 대기하게 된다.When this state is repeated 16 times, the state that checks whether "0" repeats 7 times has 16 state changes. At this time, the counting state is counted 16 times to latch the remote loopback release detection. This state indicates that the remote loopback release data is detected and confirmed. Also, if the remote loopback release data is not received, the remote loopback release detection unit which checks whether 7 "0" s are repeated and the adder which adds this state change 16 times are initialized to receive the next remote loopback release. It will wait for the data to be detected.

상술한 바와 같이 소프트웨어에 의한 원격 루우프백 해제 코드의 감지를 하드웨어로 구현함으로써 CPU에 의한 소프트웨어 감지에 필요한 주변회로를 줄일 수 있고, 소프트웨어를 이용할 경우 원격 루우프백 해제 데이타를 하드웨어로 구현함으로써 소프트웨어는 다른일을 수행함으로써 효율성 및 신뢰성을 높일 수 있는 이점이 있다.As described above, by implementing the detection of the remote loopback release code by software in hardware, the peripheral circuits required for the software detection by the CPU can be reduced. When using the software, the software implements the remote loopback release data in hardware. Doing things has the advantage of increasing efficiency and reliability.

Claims (3)

데이타 서비스 유니트로 부터 수신되는 원격 루우프 백 해제데이타로 부터 클럭을 추출하는 클럭 복구기를 구비한 원격 루우프백 해제회로에 있어서, 상기 데이타 서비스 유니트롤 부터 입력되는 원격 루우프백 해제 데이타를 확인하는 원격 루우프 백 해제 확인부(10)와, 상기 원격 루우프백 해제 확인부(10)에서 출력되는원격 루우프 백 해제 감지신호를 받고 상기 입력되는 원격 루우프 백 해제 데이타를 받아 일정데이타가 소정이상 반복되어 수신될때 올바른 원격 루우프 백 해제 데이타로 감지하는 원격 루우프백 해제 감지부(20)로 구성됨을 특징으로 하는 회로.A remote loopback release circuit having a clock recoverer for extracting a clock from a remote loopback release data received from a data service unit, the remote loopback release checking a remote loopback release data input from the data service unit. Receives a remote loopback release detection signal outputted from the release confirmation unit 10 and the remote loopback release release confirmation unit 10, and receives the input remote loopback release data inputted when correct data is repeatedly received for a predetermined time or more. A circuit comprising a remote loopback release detection unit for detecting loopback release data. 제1항에 있어서, 원격 루우프 백 해제 확인부(10)가 수신클럭단(2)이 직렬로 연결된 디플립플롭(DF1-DF7)의 클럭단(CK)에 연결되고, 수신 데이타단(1)을 상기 제1첫단의 디플립플롭(DF1)의 데이타단(D)에 연결되며, 상기 디플립플롭(DF3,DF7)의 출력단(Q)을 익스클루시브 노아게이트(EXN1)의 입력단에 각각 연결되도록 구성됨을 특징으로 하는 회로.The remote loop back release check unit 10 is connected to a clock terminal CK of the de-flop flops DF1 to DF7 in which the reception clock stages 2 are connected in series. Is connected to the data terminal D of the first flip-flop DF1, and the output terminal Q of the deflip-flop DF3 and DF7 is connected to the input terminal of the exclusive no-gate EXN1, respectively. Circuit configured to be configured. 제1항에 있어서, 원격 루우프 백 해제 감지부(20)가 상기 수신 클럭단(2)을 쉬프트 레지스터(SR1)의 클럭단(CLK)에 연결하고, 상기 수신 데이타단(1)을 상기 숴프트레지스터(SR1)의 데이타 입력단에 연결하며, 상기 익스클루시브 노아게이트(EXN1)의 출력단에 인버터(N1)을 연결하여 상기 쉬프트레지스터(SR1)의 클리어단(CLR)에 연결하고, 상기 쉬프트레지스터(SR1)의 출력단(Q0-Q7)에 오아게이트(OR1-OR6)의 일측 입력단을 각각 연결하고 상기 오아게이트(OR1-OR6)의 타 입력단은 상기 오아게이트(OR1-OR5)의 출력단을 연결하며, 상기 오아게이트(OR6)의 출력단을 카운터(CNT2)의 클럭단(CLK)에 인가되고, 상기 익스클루시브 노아게이트(EXN1)의 출력단이 카운터(CNT1, CNT2)의 클리어단(CLR)에 연결되며, 상기 카운터(CNT2)의출력단(Q3)이 상기 카운터(CNT1)의 클럭단(CLK)에 접속되도록 구성됨을 특징으로 하는 회로.The remote loop back release detecting unit 20 connects the receive clock terminal 2 to the clock terminal CLK of the shift register SR1, and connects the received data terminal 1 to the shaft. The inverter is connected to the data input terminal of the register SR1, and the inverter N1 is connected to the output terminal of the exclusive noar gate EXN1 to the clear terminal CLR of the shift register SR1, and the shift register One input terminal of the OR gates OR1-OR6 is connected to the output terminals Q0-Q7 of SR1, and the other input terminal of the OR gates OR1-OR6 connects the output terminal of the OR gates OR1-OR5. The output terminal of the OR gate OR6 is applied to the clock terminal CLK of the counter CNT2, and the output terminal of the exclusive NOA gate EXN1 is connected to the clear terminal CLR of the counters CNT1 and CNT2. And the output terminal Q3 of the counter CNT2 is connected to the clock terminal CLK of the counter CNT1. The circuit according to claim.
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