KR920003537B1 - 적산기(multiplier) - Google Patents

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Description

적산기(MULTIPLER)

제1도는 종래의 와트-아워 매터(Watt-hour meter)에 적용될 수 있는 적산기의 구성을 나타내는 개통도.

제2도는 본 발명의 적산기를 사용하는 와트-아워 메터의 구성도.

제3a~3i도는 제2도의 적산기의 동작을 나타내는 파형도.

제4도는 제2도에 보인 본 발명의 적산기를 사용하는 와트-아워 메터의 구성도.

제5도는 본 발명의 다른 실시예에 의한 적산기를 사용하는 와트-아워 메터의 구성도.

본 발명은 입력신호 레벨들의 곱에 비례하는 디지탈 출력신호를 제공하는 적산기를 사용하는 적력측정을 와트-아워 메터에 관한 것으로 특히 집적화에 적합한 적산기에 관한 것이다.

제1도는 전력 측정용 와트-아워 메터에 적용될 수 있는 것으로 입력신호 레벨들의 디지탈에 비례하는 디지탈 출력신호를 제공하는 적산기를 나타내는 도면이다.

도면에 보인 적산기를 두 입력신호의 전압치의 적에 비례하는 주파수를 제공하도록 구성되어 있다.

제1도에서, 입력신호는 입력단자(1)에 주어진다. 입력신호 전압은 펄스폭 변조기(3)에 의해 변조되어 펄스신호로서 제공된다.

펄스신호는 스위치(5)에 제공될 뿐만 아니라 인버터회로(7)에서 반전되어 스위치(9)에 제공된다.

즉, 스위치(5)는 펄스폭 변조기(3)의 출력의 제어하에서 개방 및 폐쇄되며, 스위치(9)는 펄스폭 변조기(3)의 반전출력의 제어하에서 개방 및 폐쇄된다.

입력단자(11)에 입력되는 신호는 스위치(5)를 통과하여 저항(13)과 캐패시터(15)로 구성되는 평활회로(16)에서 평활된다. 한편 입력 단자(11)에 입력되는 동일신호는 연산증폭기(17)와 저항(19, 21)으로 구성되는 반전증폭기(23)에서 반전 및 증폭된다.

이 반전증폭기 신호는 또한 스위치(9)를 통과하여 평활회로(16)에서 평활된다.

즉, 입력단자(11)로부터의 입력신호와 그의 반전증폭신호는 입력단자(1)에 대한 펄스폭 변조 및 반전 입력신호에 의해 얻은 반전 신호 및 펄스신호에 따라 선택적으로 평활된다.

따라서 입력단자들(1, 11)에 대한 입력신호들은 시분할 방식으로 승산된다.

평활회로(16)로부터 얻은 적산 및 평활신호는 전압-주파수(V-F) 변환회로 (25)에서 주파수로 변환된 아나로그 신호이다.

이 주파수를 기준으로 입력신호들의 전압치들의 적에 비례하는 디지탈신호를 얻을 수 있다.

와트-아워 메터용 적산기의 적용시에 입력 전압치들의 적에 비례하는 디지탈 신호는 전기에너지로서 산출된 결과치를 표시하도록 카운터에 의해 계산된다.

와트-아워 메터용으로 적용될 수 있는 종래의 적산기는 입력신호들을 아나로그형으로 처리 및 적산하기 때문에 조립해야할 캐패시터, 저항등의 부품들이 많이 필요하므로 그 사이즈가 불가피하게 커져서 IC 특히 커스톰 IC로 직접화하는데 방해가 된다.

전기 에너지를 정확히 측정하기 위해, 적산기의 캐패시터들은 정확해야 된다.

스위치들(5,9)의 사용은 적산기를 복잡화시킨다.

만일, 스위치들(5 및 9)을 반도체 스위치로 할 경우, 그들의 내부 저항들은 열에 영향을 받아 측정오차가 생긴다.

현재 시판되는 와트-아워 메터들은 마이크로 컴퓨터등을 사용하여 디지트화 된다.

그러므로, 적산기를 디지트화시키는 것이 좋다.

본 발명의 목적은 IC로 집적화시키기에 적합하며 콤팩트한 적산기를 제공하는데 있다.

본 발명의 또 다른 목적은 와트-아워 메터에 적용될 수 있으며 또한, 입력신호들로부터 변환된 펄스신호들에 대해 디지탈 승산을 수행할 수 있는 적산기를 제공하는데 있다.

상술한 목적들을 수행하기 위해, 본 발명은 입력신호들을 펄스폭이 입력신호의 레벨에 대응하며 또한, 서로 비동기하는 펄스신호로 변환시키는 변환수단과, 변환수단으로부터 펄스신호들의 주파수보다 더 높은 주파수로 펄스신호를 출력시키는 발진수단과, 그리고 변환수단으로부터의 펄스신호 뿐만 아니라 발진수단으로부터의 펄스신호를 수신하고 펄스신호에 대한 예정된 논리연산을 수행하고, 또한 변환수단으로부터 출력된 펄스신호의 펄스폭에 따라 발진수단으로부터 소정시간이내에 출력된 펄스들의 수를 산출하여 입력신호 레벨들의 적에 비례하는 신호를 제공하는 논리연산수단으로 구성되는 적산기를 제공한다.

상기 구성을 갖는 적산기에 의하면, 승산될 입력신호들을 입력신호들의 레벨에 대응하는 펄스폭을 갖는 펄스신호로 변환한다.

펄스신호들에 대해서 뿐만 아니라 예정된 펄스신호에 대해 논리연산을 수행하여 입력신호들을 디지탈로 처리하여 입력신호 레벨들의 적에 비례하는 신호를 얻는다.

본 발명의 적산기는 디지트화된 와트-아워 메터용으로 적용하기에 아주 적합하다.

본 발명의 이들 및 기타 목적, 특징 및 장점은 이하에 설명되는 첨부도면을 참조하는 양호한 실시예의 설명으로부터 명백히 이해될 수 있다.

제2도는 본 발명에 의한 적산기(30)와, 그 적산기(30)를 사용하는 단상 2선의 와트-아워 메터(32)를 나타낸다.

와트-아워 메터(32)는 외부고압을 회로저압으로 변환시켜 적산기(30)로 공급하는 전압입력회로(61)와, 외부 고전류를 회로 저압으로 변환시켜 적산기(30)로 공급하는 전류입력회로(63)와, 전압입력회로(61)와, 전류입력회로(63)로부터 두 입력신호들을 펄스폭 변조시켜 그들을 승산하여 입력신호들의 적에 비례하는 디지탈신호를 얻기 위한 적산기(30)와, 적산기(30)로부터의 디지탈신호를 표시하는 표시기(71)로 구성된다.

전압입력회로(61)와 전류입력회로(63) 각각으로 입력되는 전압과 전류는 적산기(30)에서 승산되어 전기에너지를 표시하는 표시기(71)에 전기 에너지를 나타내는 디지탈신호로서 전송된다.

본 발명의 적산기(30)를 이하에 상세히 설명한다.

제2도에 보인 바와 같이, 적산기(30)는 전압입력회로(61)와 전류입력회로(63)로부터 입력신호들을 입력단자(31, 33)를 통해 수신하는 펄스폭 변조기들(35, 37)과, 발진기(39)와, 분주기(41)와, 인버터 게이트들(43, 45)과 AND 게이트들(47, 49)과, OR게이트(51)와, 카운터들(65, 67)과, 그리고 제산기(69)로 구성된다.

펄스폭 변조기들(35, 37)은 입력단자들(31, 33) 각각으로부터 입력신호들을 수신하여 입력신호들을 펄스폭 변조시킨다.

펄스폭 변조기(35)는 인버터 게이트(43)와 AND 게이트(47)에 출력펄스신호 ＂a＂를 입력시키는 한편, 펄스폭 변조기(37)는 출력펄스신호 ＂b＂를 인버터 게이트(45)와 AND 게이트(49)에 입력시킨다.

제3a도에 나타낸 바와 같이, 펄스폭 변조기(35)는 입력신호를 한 주기가 2ta이며, 펄스폭 Ta가 입력전압 Va에 따라 변하는 펄스신호로 변조시킨다. 펄스폭 Ta는 다음과 같이 표현된다.

Ta=ta+a

여기서 τa는 입력전압 Va에 비례하는 값이다.

다른 한편, 제3b도에 나타낸 바와 같이, 펄스폭 변조기(37)는 입력신호를 한 주기가 2tb이며 펄스폭 Tb가 입력전압 Vb에 따라 변하는 펄스신호로 변조시킨다.

펄스폭 Tb는 다음과 같이 표현된다.

Tb=tb+a

여기서 τa는 입력정압 Vb에 비례하는 값이다.

펄스폭 변조기(35)로부터의 출력펄스신호 ＂a＂의 주기 2ta와 펄스폭 변조기(37)로부터의 출력펄스신호 ＂b＂의 주기 2tb는 위상이 예정된 간격동안 서로 동기되지 않는 무질서한 위상을 갖고 있다.

제3c도에 나타낸 바와 같이, 발진기(39)는 펄스폭 변조기들(35, 37)로부터의 출력펄스신호들의 주파수들보다 훨씬 큰 주파수로 정류 펄스들을 갖는 펄스트레인신호 ＂e＂를 출력시킨다. 펄스트레인신호 ＂e＂는 AND게이트(47, 49)와 분주기(41)로 입력된다.

분주기(41)는 발진기(39)로부터 펄스트레인신호 ＂e＂를 수신하여 신호 ＂e＂의 주파수를 둘로 나눠 펄스트레인신호 ＂i＂을 출력단자(53)에 제공한다.

인버터 게이트(43)는 펄스폭 변조기(35)로부터 출력펄스신호 ＂a＂를 수신하여 반전시켜 제3c도에 보인 반전된 출력신호 ＂c＂를 AND 게이트(49)에 제공한다.

인버터 게이트(5)는 펄스폭 변조기(37)로부터 출력펄스신호 ＂b＂를 수신하여 반전시켜 제3d도에 보인 반전된 출력신호 ＂d＂를 AND 게이트(47)에 제공한다.

AND 게이트(47)는 펄스폭 변조기(35)로부터 출력펄스신호 ＂a＂, 인버터 게이트(45)로부터 반전된 출력신호 ＂d＂, 발진기(39)로부터 펄스트레인신호 ＂e＂를 각각 수신하여 그들의 논리적을 찾아내어 논리적 출력 ＂f＂를 OR 게이트(51)에 제공한다.

AND 게이트(49)는 펄스폭 변조기(37)로부터 출력펄스신호 ＂b＂, 인버터 게이트(43)로부터 반전된 출력 신호 ＂c＂, 발진기(39)로부터 펄스트레인신호 ＂e＂를 각각수신하여 그들의 논리적을 찾아내어 논리적 출력 ＂g＂를 OR 게이트(51)에 제공한다.

OR게이트(51)는 AND 게이트(47)로부터 논리적 출력 ＂f＂와 AND게이트(49)로부터 논리적 출력 ＂g＂를 수신하여 그들의 논리합을 찾아내어 논리합 출력 ＂h＂를 출력단자(55)에 제공한다.

카운터(65, 67)은 출력단자(55)로부터의 논리합 출력 ＂h＂의 펄스들의 수와 출력단자(53)으로부터의 펄스 트레인신호 ＂i＂의 펄스의 수를 각각 카운트한다.

제산기(69)는 카운터(67)의 값으로부터 카운터(65)의 값을 제산하여 각각의 입력신호들의 적에 비례하는 디지탈신호(전기에너지)를 제공한다.

상술한 배열을 갖는 적산기(30)의 연산을 제3도를 참조하여 설명하면 다음과 같다.

입력단자들(31,33)에 입력된 입력신호들은 그들의 압력전압들 Va와 Vb에 의해 각각 제3a와 3b도에 보인 펄스신호들 ＂a＂와 ＂b＂로 변조된다. 제3c도에 보인 바와 같이 펄스트레인신호 ＂e＂는 예를들어 출력펄스신호들 ＂a＂와 ＂b＂의 각각의 한 주기보다 훨씬 긴 예정된 시간 주기이내에 ＂F＂펄스들을 갖고 있다.

그다음, AND 게이트(47)은 제3f도에 보인 논리적 출력 ＂f＂를 제공한다.

논리적 출력 ＂f＂의 출력펄스들의 수 PA는 다음과 같이 표현된다.

AND 게이트(49)는 제3g도에 보인 논리적 출력 ＂g＂를 제공한다.

논리적 출력 ＂g＂의 출력펄스들의 수 PB는 다음과 같이 표현된다.

논리적 출력 f와 g는그들의 논리합이 얻어지는 OR게이트(51)에 입력된다.

논리적 출력들 f와 g는 서로 중첩되지 않으며 또한, 제3h도에 보인 OR게이트 (51)의 논리합 출력 ＂h＂는 출력단자(55)에 입력된다.

논리합 출력의 출력펄스들의 수 PT는 다음과 같이 표현된다.

다른 한편, 분주기(41)로부터 출력단자(53)로 입력되는 펄스트레인신호 ＂i＂의 펄스의 수(P1)는 F/2이다.

출력단자들(53, 55)로 출력된 펄스신호들의 펄스들의 수는 각각 카운터들(65, 67)에 의해 카운트된다.

제산기(69)는 펄스트레인신호 ＂i＂의 펄스들의 수로부터 논리합 출력 ＂h＂의 펄스들의수를 제산하여 펄스들의 다음과 같은 수를 얻는다.

τa와 τb의 값은 입력전압 Va와 Vb에 비례하는 값이므로 출력단자(53)로 입력된 펄스신호의 펄스수로부터 출력단자(55)에 입력된 펄스신호의 펄스수를 제산함으로서, 입력전압의 적(Va×Vb)에 비례하는 디지탈신호 즉, 전기에너지에 비례하는 디지탈신호가 얻어질 수 있다. 입력전압들 Va와 Vb는 양 또는 음이므로 사분구간 승산(quadrant multiplication)(양×양, 양×양, 음×양 그리고 음×음)이 가능하다.

아나로그 입력신호들이 그들의 레벨들에 따라 펄스 변조되어 디지탈로 처리 및 승산되기 때문에, 본 발명의 적산기는 IC, 커스톰 IC로 집적될 수 있다.

적산기가 IC로 집적될 수 없다 할지라도, 캐패시터와 저항들과 같은 소량의 외부부품들만 필요하기 때문에 쉽게 조립될 수 있다.

제4도에 보인 바와 같이, 타이밍 회로(73)가 카운터들(65, 67)에 연결되면 와트-메터가 형성될 수 있다. 타이밍 회로(73)는 카운터(65, 67)에 의해 카운트된 값을 정규 간격으로 랫치(latch) 및 클리어(Clear)하는 타이밍 신호들을 제공한다.

제5도는 본 발명의 다른 실시예를 나타낸다. 도면에서, 펄스폭 변조기들(35, 37)의 출력들은 마이크로 컴퓨터(75)에 직접 입력되어 있다.

펄스트레인신호를 출력시키는 제1실시예의 발진기(39)는 사용되지 않지만 마이크로 컴퓨터(75)의 소프트웨어가 제1실시예의 게이트들(43, 45, 49, 51), 발진기(39), 분주기(41), 카운터들(65,67), 그리고 제산기(69)의 기능을 대신 실행한다.

비록 제2도에 보인 적산기(30)는 인버터 게이트들, AND 게이트들 및 OR게이트들과 같은 논리 게이트들을 사용하고 있지만 그들이 비슷한 논리연산을 실행할 경우 다른 종류의 게이트 회로들을 사용하는 것도 가능하다.

또한, 실시예들에서 두 입력들을 사용하는 대신 3개 이상의 입력들을 사용하는 것도 가능하다.

요약하면, 본 발명의 적산기에 의하면 입력신호들은 입력신호들의 레벨들에 대응하는 펄스폭들을 갖는 펄스신호들로 변환된다.

논리연산은 펄스신호들 뿐만 아니라 예정된 펄스신호에 대해 수행되어 입력신호들의 레벨들의 적에 비례하는 신호를 얻을 수 있다.

적산기는 입력신호들로부터 변환된 펄스신호들을 디지탈로 처리할 수 있기 때문에, 적산기는 IC로 집적시키기에 적합하다.

이 분야에 통상의 지식을 가진자이면, 본 발명의 요지와 청구범위로부터 벗어나지 않는 범위내에서 여러수정 변경이 가능함을 이해할 수 있다.

Claims (7)

1. (A) 두 입력신호를 서로 비동기하며 또한 입력신호 레벨에 대응하는 펄스폭(Ta, Tb)를 갖는 두 펄스신호(a,b)로 변환시키는 변환수단(35, 37)과, (B) 상기 변환수단으로부터 출력된 펄스신호들(a,b)의 어느 주파수보다 더 높은 주파수의 펄스신호(e)를 출력하는 발진 수단(39)과, 그리고 (C)상기 변환수단으로부터의 펄스신호(a,b) 뿐만 아니라 상기 발진수단으로부터의 펄스신호(e)를 처리하여 입력신호 레벨이 적에 비례하는 신호를 제공하기 위한 처리수단(41,43,45,47,49,51,65,67,69)으로 구성되는 것이 특징인 적어도 두 입력신호 레벨들의 적에 비례하는 신호를 제공하기 위한 적산기.
2. 제1항에 있어서, 상기 처리수단은 상기 변환수단(35,37)과 발진수단(39)으로부터의 펄스신호들(a,b,e)에 대해 논리연산을 수행하여 상기 변환수단으로부터의 펄스신호들(a,b)의 펄스폭에 따라 상기 발진수단으로부터 소정시간 이내에 출력되는 펄스들의 수를 계산하여 입력신호 레벨의 적에 비례하는 신호를 제공하는 것이 특징인 적산기.
3. 제2항에 있어서, 상기 변환수단(35, 37)은 두 입력신호용으로 각각 배열되는 두 펄스폭 변조기로 구성되는 것이 특징인 적산기.
4. (A) 입력전압과 입력전류를 서로 비동기하며 또한, 입력전압과 입력전류의 레벨에 대응하는 펄스폭(Ta, Tb)을 각각 갖는 두 펄스신호(a,b)로 변환시키는 변환수단(35,37)과, (B) 상기 변환수단으로부터 출력된 펄스신호들(a,b)의 어느 주파수보다 더 높은 주파수로 펄스신호(e)를 출력하는 발진수단(39)과, (C)상기 변환수단과 상기 발진수단으로부터의 펄스신호들(a,b,e)에 대해 논리 연산을 수행하여 상기 변환수단으로부터의 펄스신호들(a,b)의 펄스폭에 따라 상기 발진수단으로부터의 소정시간이내에 출력된 펄스들의 수를 산출하여 입력전압과 입력전류의 전기에너지 또는 전력을 구하기 위한 처리수단(41,43,45,47,49,51,65,67,69)으로 구성되는 것이 특징인 입력전류와 입력전압을 승산하여 전기에너지를 산출하는 와트-아워 메터.
5. 제4항에 있어서, 상기 처리수단으로부터 출력된 펄스의 수를 전기 에너지로서 표시하는 표시수단(71)을 더 포함하는 것이 특징인 와트-아워 메터.
6. 제5항에 있어서, 상기 입력전압을 상기 변환수단(35)으로 공급될 회로 저전압으로 변환시키는 전압입력 회로(61)와, 상기 입력전압을 상기 변환수단(37)으로 공급될 회로 저전압으로 변환시키는 전류입력회로(63)를 더 포함하는 것이 특징인 와트-아워 메터.
7. 제5항에 있어서, 상기 변환수단(35, 37)은 입력전압과 입력전류용으로 각각 배열되는 두 펄스폭 변조기들로 구성되는 것이 특징인 와트-아워 메터.

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