KR920002582Y1 - 모토롤라 68000 cpu와 인텔계열 lsi의 제어신호 인터페이스회로 - Google Patents

모토롤라 68000 cpu와 인텔계열 lsi의 제어신호 인터페이스회로 Download PDF

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Abstract

내용 없음.

Description

모토롤라 68000 CPU와 인텔계열 LSI의 제어신호 인터페이스회로
제 1 도는 68000 CPU의 리드/라이트 사이클 타이밍도.
제 2 도는 인텔계열 LSI의 리드//라이트 사이클 타이밍도.
제 3 도는 본 고안에 따른 회로도.
제 4 도는 제 1 도의 각 부분의 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 68000 CPU로 20 : 인텔계열 LSI
30 : 어드레스 디코우더 40 : 쉬프트 레지스터
50 : 칩셀렉트신호 신장회로 60 : 리드/라이트신호 조정회로
G1-G4 : 인버터 G5-G6 : 앤드게이트
G7-G8 : 낸드게이트 DF1 : D플립플롭
본 고안은 모토롤라(Motorola)사의 MC 68000 CPU(Central Processing Unit)와 인텔(Intel)계열 LSI(Large Scale Intergration)의 제어신호 인터페이스(Interface)회로에 관한 것으로 특히 MC 68000 CPU를 사용하면서 인텔계열 LSI를 사용하는 모든 시스템(System)에 있어서, 제어신호의 타이밍(Timing)을 맞추며 리드(Read)또는 라이트(Write)시 수행사이클(Cycle)시간을 최소로 하면서 세트 업(Set Up)시간과 홀드(Hold)시간에 대한 충분한 마진(Margine)을 주도록 하는 제어신호 인터페이스 회로에 관한 것이다.
MC 68000 CPU는 모토롤라사의 16비트 마이크로 프로세서(Micro-Processer)로서 16비트 마이크로 프로세서중 대표적인 것의 하나이다.
제 1 도는 MC 68000 CPU의 리드/라이트 사이클 타이밍도로서,
(a)는 시스템 클럭신호(CLK)로서 본 고안에서는 8MHZ로 가정한다.
(b)는 어드레스버스(A1-A23)의 동작 타이밍이다.
(c)는 어드레스 스트로보신호(strobo) (AS)를 나타낸다.
(d), (h)는 데이타 스트로보(USD/LDS)를 나타낸다.
(e), (i)는 리드/라이트신호를 나타낸다.
(f), (j)는 데이타전송 인식신호(DTACK)를 나타낸다.
(g), (k)는 데이타 버스의 동작타이밍이다.
또한 상기 제 1 도는 대기(Wait)가 없는 8T사이클(S0-S7)를 나타내고 있으며, (d)-(g)는 리드시의 사이클 타이밍이고 (h)-(k)는 라이트시의 사이클 타이밍이다.
제 2 도는 인텔계열 LSI의 리드/라이트 타이밍도로서,
(a)는 리드신호를 나타낸다.
(b)는 리드시의 칩셀렉트신호와 어드레스신호 데이타(A0, A1)를 나타낸다.
(c)는 리드시의 데이타 버스를 나타낸다.
(d)는 라이트신호를 나타낸다.
(e)는 라이트시의 데이타 버스를 나타낸다.
(f)는 라이트시의 칩셀렉트신호와 어드레스신호 데이타(A0-A1)를 나타낸다.
또한 상기 제 1 도중 tw(R)은 리드펄스폭이며, tsu(R)은 리드하기전 어드레스 세티업 시간이며, th(R)은 리드후 어드레스 홀드시간이며, tsu(R-D)는 리드하기전 데이타 세트업 시간이며, th(R-D)는 리드후 데이타 홀드시간이다.
그리고 tw(W)은 라이트 펄스폭이며, tsu(W)은 라이트 하기전 어드레스 세트업 시간이며, th(W)은 라이트 후 어드레스 홀드시간이며, tsu(W-D)는 라이트 하기전 데이타 세트업 시간이며, th(W-D)는 라이트후 데이타 홀드시간이다.
이때 상기 ts(R), tsu(sR), th(R), tst(R-D), th(R-D), tw(W), tsu(W), th(W), tsu(W-D), th(W-D)는 각각의 LSI에 따라 다르게 요구된다.
68000 CPU에 인텔계열 LSI를 사용시에는 상기한 바와 같은 제어신호의 타이밍을 맞추어야 하는데, 타이밍을 맞추는 것이 용이하지 않다.
또한 68000 CPU로부터 어드레스 스트로보신호가 네게이트(Negute)되면 리드신호와 라이트신호도 네게이트되므로 홀드시간을 유지시켜 주기 위해서는 사이클 시간을 늘려 요구되는 리드신호와 라이트 신호의 펄스폭과 홀드타임을 만족시켜 주어야 한다.
따라서 본 고안의 목적은 모토롤라 68000 CPU와 인텔계열 LSI의 제어신호 인터페이스 회로에 있어서, 간단한 회로구성으로 제어신호 타이밍을 맞출뿐만 아니라 리드 또는 라이트시의 수행 사이클에 대기(Wait)를 주어 수행 사이클을 더 이상 늘리지 않고 시간을 최소화시키면서 데이타의 세트업 시간 또는 홀드시간을 요구시간보다 마진을 충분히 줄 수 있는 인터페이스 회로를 제공함에 있다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제 3 도는 본 고안에 따른 회로도로서, 데이타단자(DATA1)와 어드레스단자(ADDR1)와 클럭단자(CLK)와 어드레스 스트로보 신호단자와 데이타 전송인식단자와 리드/라이트 신호단자를 가지며 클럭신호 입력단자(101)를 통하여 입력되는 클럭신호에 따라 리드 또는 라이트 사이클을 수행하는 68000 CPU(10)와, 상기 68000 CPU(10)의 어드레스단자(ADDR1)와 데이타단자(DATA1)에 어드레스단자(ADDR2)와 데이타단자(DATA2)가 각각 접속되어 칩셀렉트단자에 입력되는 신장 칩셀렉트 신호에 의해 셀렉트되며 리드신호 입력단자와 라이트신호 입력단자에 각각 입력되는 리드신호 또는 라이트신호에 의해 액세스되는 인텔계열 LSI(20)와, 상기 68000 CPU(10)의 어드레스단자(ADDR1)와 어드레스 스트로보단자와 데이타 전송인식단자에 각각 어드레스단자(ADDR1)와 인에이블단자(EN)와 데이타전송 인식신호 출력단자가 접속되어 상기 어드레스 스트로브 신호에 의해 인에이블(Enable)되며 어드레스 신호에 의해 칩셀렉트 신호를 출력단자(Yo)를 통하여 출력하며, 제1, 제2쉬프트 신호에 의해 데이타 전송인식신호를 출력하는 어드레스 디코우더(Decoder) (30)와, 상기 68000 CPU(10)의 어드레스 스트로보단자에 접속되어 상기 어드레스 스트로보 신호를 반전출력하는 인버터(G1)와, 상기 인버터(G1)의 출력단에 입력단자(A, B)와 클리어단자(CLR)가 공통 접속되고 상기 클럭신호 입력단자(101)에 클럭단자(CLK)가 접속되어 출력단자(QA, QB)가 상기 디코우더(30)에 접속되어 클럭신호에 의해 상기 인버터(G1)의 출력을 쉬프트(Shift)시켜 출력단자(QA, QC)로 제1 - 제3쉬프트신호로 출력하는 쉬프트 레지스터(40)와, 상기 클럭신호 입력단자(101)와 리세트신호 입력단자(102)와 어드레스 디코우더(30)의 출력단자(Yo)에 접속되어 상기 침셀렉트 신호를 클럭신호의 1/2주기 만큼 신장시켜 신장 칩셀렉트신호를 출력하는 칩셀렉트신호 신장회로(50)와, 상기 68000 CPU(10)의 리드/라이트 신호단자와 상기 쉬프트 레지스터(40)의 출력단자(QA)에 접속되어 상기 제1쉬프트 신호에 의해 리드/라이트 신호단자의 타이밍을 조정하여 조정된 리드신호 또는 라이트신호를 각각 상기 인텔계열 LSI(20)의 리드단자와 라이트단자로 출력하는 리드/라이트신호조정회로(60)로 구성된다.
상기 제 1 도의 구성중 칩셀렉트신호 신장회로(50)는 상기 클럭신호를 반전 출력하는 인버터(G2)와, 상기 인버터(G2)의 출력단에 클럭단자(CLK)가 접속되고 상기 어드레스 디코우더(30)의 출력단자(Yo)에 입력단자(D)가 접속되는 D플립플롭(flip-flop) (DF1)과, 상기 D플립플롭(DF1)의 입력단자(D)와 출력단자(Q)에 입력단이 접속되어 신장 칩셀렉트 신호를 출력하는 앤드게이트(G5)와, 상기 앤드게이트(G5)의 출력단에 접속되어 상기 신장 칩셀렉트 신호를 반전 출력하는 인버터(G3)와, 상기 인버터(G1)의 출력단과 리세트신호 입력단자(102)에 입력단이 접속되고 출력단이 상기 D플립플롭(DF1)의 프리세트단자(PR)에 접속되는 앤드게이트(G6)로 구성된다.
리드/라이트신호 조정회로(60)는 상기 68000 CPU(10)의 리드/라이트단자에 접속되어 라이트신호를 반전 출력하는 인버터(G4)와, 상기 68000 CPU(10)의 리드/라이트단자와 상기 쉬프트 레지스터(40)의 출력단자(QA)에 입력단이 접속되어 상기 리드신호의 타이밍을 조정하여 조정된 신장리드신호를 출력하는 낸드게이트(G7)와, 상기 인버터(G4)의 출력과 쉬프트 레지스터(40)의 출력단자(QA)에 입력단이 접속되어 상기 라이트신호의 타이밍을 조정하여 조정된 라이트 신호를 출력하는 낸드게이트로 구성된다.
또한 상기 제 1 도의 구성중 쉬프트 레지스터(40)는 모토롤라사의 74LS164를 사용한 예이다.
제 4 도는 상기 제 1 도의 각부분의 동작 타이밍으로서, 제 4a 도는 라이트 사이클의 타이밍도이며, 제 4b 도는 리드 사이클의 타이밍도이다.
이하 본 고안에 따른 제 3 도의 동작예를 첨부한 타이밍도를 참조하여 상세히 설명한다.
지금 시스템의 전원이 "온" 되면 제 3 도의 클럭신호 입력단자(101)를 통하여 클럭신호가 입력되어 68000 CPU(10)와 쉬프트 레지스터(40)와 D플립플롭(DF1)의 각각의 클럭단자(CLK)에 제공되어 진다. 이때 상기 클럭신호는 시스템 클럭신호로서 제 4a 도 (a) 및 제 4b 도 (a)와 같으면 고안에서는 8MHZ라 가정한다. 그러므로 상기 클럭신호(CLK)의 1사이클은 125ns가 된다.
상기와 같은 상태하에 첫번째로 리드사이클의 동작을 살펴보면, 68000 CPU(10)의 어드레스 스트로보 신호가 제 4a 도의 (b)와 같이 어서트(Assert)되면, 어드레스 디코우더(30)가 인에이블 되면 쉬프트 레지스터(40)는 상기 어드레스 스트로보 신호를 입력단자(A, B) 및 클리어단자(CLR)에 반전 입력하여 제 4a 도의 S4의 상승에지(Rising Edge)에서 제 4a 도 (d)와 같은 제1쉬프트 신호를 출력단자(QA)를 통하여 출력한다. 또한 다음의 SW2의 상승에지에서 제 4a 도 (e)와 같은 제 2쉬트신호를 출력단자(QB)를 통하여 출력하여 제 4a 도의 S6 상승에지에서 제 4a 도의 (f)와 같은 출력단자(QC)를 통하여 출력한다. 그리고 상기 쉬프트 레지스터(40)의 제 4a 도 (d)-(f)와 같은 제1- 제3쉬프트 신호는 어드레스 스트로보 신호가 네게이트되는 제 4a 도의 S7에서 "로우" 로 떨어지며, 상기 제1- 제2쉬프트 신호에 의해 어드레스 디코우더(30)에서 출력되는 제 4a 도 (g)와 같은 데이타 전송인식신호는 1클럭신호 사이클 만큼 대기(Wait)를 주게 된다. 이때 68000 CPU(10)는 S4의 하강에지(Falling Edge)에서 데이타 전송인식신호를 읽어 "로우" 로 되어 있으면 다음 상태(State)로 진행을 하게 되지만, 제 4a 도처럼 S4의 하강에지에서 "하이"이면 대기 사이클이 되어 다음의 하강에지에서 계속 반복체크(Check)하다가 "로우"로 인식되면 다음의 상태로 진행하게 된다.
제 4a 도에서는 SW2의 하강에지에서 인식이 되어 리드사이클의 전체시간 중에서 1클럭신호 사이클 만큼 지연되었음을 나타내었다.
또한 상기 68000 CPU(10)에서는 S6의 하강에지에서 제 4a 도 (i)와 같은 데이타버스 상의 데이타를 읽어오도록 되어 있으며, 제 4a 도 (j)와 같이 인텔계열 LSI(20)의 리드신호 즉, 상기 68000 CPU(10)의 리드신호와 제3쉬프트 신호를 부논리곱한 신호를 출력하면 실제 읽기는 시점은 S6의 하강에지보다 1/2클럭신호(CLK)앞에서 리드신호가 디제이블(Disable)되므로 전혀다른 데이타를 읽을 가능성이 발생한다. 그러므로 리드라이트신호조정회로(60)로서 리드신호의 타이밍을 제 4a 도의 k같이 조정시켜 인텔계열 LSI(20)의 리드신호 입력단자로 출력한다.
즉, 상기 68000 CPU(10)의 제 4a 도 (h)와 같은 리드신호를 쉬프트 레지스터(40)의 제 4a 도 (d)와 같은 제1쉬프트 신호와 부논리곱함으로서 제 4a 도의 (k)와 같이 조정하여 조정된 리드신호를 인텔 LSI(20)의 리드신호 입력단자로 출력한다. 제 4a 도 (k)와 같은 상기 조정된 리드신호는 68000 CPU(10)가 제 4a 도의 S6의 하강에지에서 읽은 후까지 인텔계열 LSI(20)를 인에이블시키며, 리드펄스폭[제 2 도의 tw(R)]의 마진도 인텔계열 LSI중 가장큰 리드펄스폭이 요구되는 인텔 8255 리드펄스폭 300ns까지 만족시킨다.
또한 인텔 8251의 경우는 리드데이타 홀드시간[제 2 도의 th(R)]을 50ns 요구하므로 어드레스 디코우더(30)에서 출력되는 제 4a 도 (c)와 같이 칩셀렉트 신호가 상기 조정된 리드신호와 동시에 끝이나면 요구하는 50ns의 리드데이타 홀드시간의 마진을 만족하지 못하므로 칩셀렉트신호 조정회로(50)로서 칩셀렉트 신호를 제 4a 도 (l)과 같이 조정시켜 출력한다.
즉, 상기 제 4a 도 (a)의 클럭신호를 인버터(G2)에 의해 발전시킨 반전 클럭신호에 의해 상기 어드레스 디코우더(40)에서 출력되는 칩셀렉트신호는 D플립플롭(DF1)의 입력단자(D)에 입력되어 래치된다.
그리고 앤드게이트(G5)는 상기 D플립플롭(DF1)에 입력되는 칩셀렉트신호와 래치된 칩셀렉트신호를 논리곱하여 출력하므로, 상기 앤드게이트(G5)와 출력은 제 4a 도 (l)과 같이 상기 칩셀렉트신호가 1/2클럭신호 사이클만큼 신장된 신장 칩셀렉트 신호가 되어 인텔계열 LSI(20)의 칩셀렉트신호 입력단자로 출력한다.
그러므로 68000 CPU(10)의 사이클을 더 늘리지 않고 인텔계열 LSI(20)의 칩셀렉트 신호를 충분히 늘려줄수 있게 된다.
그리고 인텔계열 LSI중 인텔 8251의 경우는 리드하기전 어드레스 세트업시간[제 2 도의 Tsr(R)]을 50ns 요구하고 있는데, 어드레스 스트로보 신호가 어서트된 후 제 4a 도 (d)의 제1쉬프트 신호가 쉬프트 레지스터(40)의 출력단자(QA)에서 출력되는 시점에서 제 4a 도 (k)와 같이 조정된 리드신호가 시작되므로 60ns이상의 마진을 둠으로써 신뢰성을 높일 수 있다.
두번째로 라이트 사이클의 동작을 살펴보면, 이때의 68000 CPU(10)의 어드레스 스트로보 신호와 어드레스 디코우더(30)의 출력 칩셀렉트 신호와 쉬프트 레지스터(40)의 출력단자(QA, QB, QC)에서 출력되는 제1 - 제3쉬프트 신호와 상기 어드레스 디코우더(30)의 출력 데이타 전송인식 신호는 상기한 리드사이클 때와 같으며 각각 제 4b 도의 (a)-(g)와 같다.
그리고 이때의 68000 CPU(10)의 라이트 신호는 제 4b 도 (h)와 같으며 이 신호를 그대로 라이트 신호로 사용하면 라이트하기전 어드레스 세트업 시간[제 2 도의 tsu(W)]을 만족하지 않으므로, 리드/라이트신호 조정회로(60)로서 제 4b 도의 (j) 또는 (k)처럼 상기 쉬프트 레지스터(40)의 출력단자 (QA)에서 제 4b 도 (d)와 같은 제1쉬프트 신호가 출력되는 시점인 60ns이상의 마진을 두도록 한다. 즉, 상기 68000 CPU(10)에서 출력되는 제 4b 도 (h)와 같은 라이트 신호를 인버터(G4)에 의해 반전시키고, 반전된 신호와 상기 쉬프트 레지스터(40)의 출력단자(QA)에서 출력되는 제 4b 도 (d)와 같은 제1쉬프트 신호와 부논리곱 함으로써 제 4b 도 (j) 또는 (k)와 같이 60ns이상의 마진을 주도록 한다. 실제로 인텔 8251의 경우 40ns의 라이트하기전 세트 업시간[제 2 도의 tsu(W)]을 요구하고 있다.
한편, 어드레스 디코우더(30)에서 출력되는 제 4b 도 (c)와 같은 칩셀렉트 신호는 데이타 라이트 홀드시간[제 2 도의 th(W)]을 만족하지 않는다. 실제로 인텔 8252는 데이타 라이트 홀드시간을 [제 4 도의 th(W)]50ns, 인텔 8255 40ns를 요구하므로, 상기한 바와 같이 칩셀렉트신호 신장회로(50)로서 상기 칩셀렉트 신호를 신장시켜 제 4b 도 (1)과 같이 60ns이상 마진을 둘 수 있는 신장 셀렉트 신호를 인텔계열 LSI(20)의 칩셀렉트단자로 출력한다.
또한 라이트 펄스폭[제 2 도의 tw(W)]는 인텔 8251은 250ns이고 인텔 8251은 300ns를 요구하므로 상기한 바와 같이 인버터(G4)와 낸드게이트(G8)로서 라이트신호의 타이밍을 조정하여 제 4b 도 (k)와 같이 조정된 라이트 신호를 인텔계열 LSI(20)의 라이트신호 입력단자로 출력함으로써, 300ns이상의 라이트 펄스폭[제 2 도의 ts(W)]을 만족하므로 인텔 계열의 모든 LSI를 만족시킨다.
이때 라이트신호를 제 4b 도 (j)와 같이 조정하면 즉, 상기 라이트 신호를 반전시키고 이 반전 신호와 쉬프트 레지스터(40)의 출력단자(Qc)에서 출력되는 제 4b 도 (f)와 같은 제 3 쉬프트 신호와 부논리곱시키면, 상기 제 4b 도 (k)의 라이트 신호와 같이 되므로 칩셀렉트신호 신장회로(50)를 통하지 않고도 제 4b 도 (c)와 같이 칩셀렉트 신호가 디제이블되어 라이트 펄스폭[제 2 도의 tw(W)]을 만족한다. 그러나 인텔 8255의 300ns를 만족시키기 위해서는 68000 CPU의 라이트 사이클을 늘려 라이트 펄스폭[제 2 도의 ts(W)]을 늘려야만 하기 때문에 고속 처리를 요구하고 있는 시스템에서는 인텔계열 LSI를 리드/라이트 할때마다 출력신호 사이클을 손해보게 되며, 이에 따라 처리속도가 그만큼 늦어지게 된다.
상술한 바와 같이 본 고안은 모토롤라 68000 CPU 인텔계열 LSI의 제어신호 인터페이스 회로에 있어서, 간단한 회로구성으로 리드 및 라이트시에 세트 업 시간과 홀드시간을 LSI가 요구하는 마진 이상을 주도록 하여 신뢰성을 높일 뿐 아니라 요구펄스 폭을 맞추기 위해 리드/라이트 사이클에서 더이상의 지연을 주지 않아도 되는 이점이 있다. 또한 고속 처리를 요구하는 시스템 설계시에 수행 사이클의 손실시간을 줄이도록 하여 처리속도의 손실을 줄일 수 있다.

Claims (3)

  1. 클럭신호 입력단자(101)를 통하여 입력되는 클럭신호에 따라 리드 또는 라이트 사이클을 수행하는 68000 CPU(10)와, 상기 68000 CPU(10)에 의해 액세스 되는 인텔계열 LSI(20)와, 상기 68000 CPU(10)의 어드레스단자(ADDR1)와 어드레스 스트로보단자와 데이타 전송인식단자에 각각 어드레스단자(ADDR1)와 인에이블단자(EN)와 데이타전송 인식신호 출력단자가 접속되어 상기 어드레스 스트로보 신호에 의해 인에이블되며 어드레스 신호에 의해 칩셀렉트 신호를 출력단자(Yo)를 통하여 출력하며, 제1, 제2쉬프트 신호에 의해 데이타 전송인식신호를 출력하는 어드레스 디코우더(30)를 구비한 모토롤라 68000 CPU와 인텔계열 LSI의 제어신호 인터페이스 회로에 있어서, 상기 68000 CPU(10)의 어드레스 스트로보단자에 접속되어 상기 어드레스 스트로보 신호를 반전출력하는 인버터(G1)와, 상기 인버터(G1)의 출력단에 입력단자(A, B)와 클리어단자(CLR)가 공통 접속되고 출력단자(QA, QB)가 상기 어드레스 디코우더(30)에 접속되어 클럭신호 입력단자(101)를 통하여 클럭단자(CLK)에 입력되는 클럭신호에 의해 상기 인버터(G1)의 출력을 쉬프트시켜 줄력단자(QA-QC)로 제1 - 제3쉬프트신호를 출력하는 쉬프트 레지스터(40)와, 상기 클럭신호 입력단자(101)와 리세트신호 입력단자(102)와 어드레스 디코우더(30)의 출력단자(Yo)에 접속되어 상기 칩셀렉트 신호를 상기 클럭신호의 1/2주기 만큼 신장시켜 신장 칩셀렉트신호를 출력하는 칩셀렉트신호 신장회로(50)와, 상기 68000 CPU(10)의 리드/라이트 신호단자와 상기 쉬프트 레지스터(40)의 출력단자 (QA)에 접속되어 상기 제1쉬프트 신호에 의해 리드/라이트신호의 타이밍을 조정하여 조정된 리드신호 또는 라이트신호를 각각 상기 인텔계열 LSI(20)의 리드단자와 라이트단자로 출력하는 리드/라이트신호 조정회로(60)로 구성됨을 특징으로 하는 68000 CPU와 인텔계열 LSI의 제어신호 인터페이스회로.
  2. 제 1 항에 있어서, 칩셀렉트신호 신장회로(50)가 상기 클럭신호를 반전 출력하는 인버터(G2)와, 상기 인버터(G2)의 출력단자(CLK)가 접속되고 상기 어드레스 디코우더(30)의 출력단자(Yo)에 입력단자(D)가 접속되는 D플립플롭(DF1)과, 상기 D플립플롭(DF1)의 입력단자(D)와 출력단자(Q)에 입력단이 접속되어 신창 칩셀렉트 신호를 출력하는 앤드게이트(G5)와, 상기 앤드게이트(G5)의 출력단에 접속되어 상기 신장 칩셀렉트 신호를 반전 출력하는 인버터(G3)와, 상기 인버터(G1)의 출력단과 리세트신호 입력단자(102)에 입력단이 접속되고 출력단이 상기 D플립플롭(DF1)의 프리세트단자(PR)에 접속되는 앤드게이트(G6)로 구성됨을 특징으로 하는 68000 CPU와 인텔계열 LSI의 제어신호 인터페이스 회로.
  3. 제 1 항에 있어서, 리드/라이트신호 조정회로(60)가 상기 68000 CPU(10)의 리드/라이트단자에 접속되어 라이트신호를 반전 출력하는 인버터(G4)와, 상기 68000 CPU(10)의 리드/라이트단자와 상기 쉬프트 레지스터(40)의 출력단자(QA)에 입력단이 접속되어 상기 리드신호의 타이밍을 조정하여 조정된 신장리드신호를 출력하는 낸드게이트(G7)와, 상기 인버터(G4)의 출력과 쉬프트 레지스터(40)의 출력단자 (QA)에 입력단이 접속되어 상기 라이트신호의 타이밍을 조정하여 조정된 라이트 신호를 출력하는 낸드게이트(G8)로 구성됨을 특징으로 하는 모토롤라 68000 CPU와 인텔계열 LSI의 제어신호 인터페이스 회로.
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